提交 · 1e3fad102a1e42f73b646332d264923bfbe9c77e · OpenXiangShan / XiangShan

13 6月, 2020 1 次提交
- L
  Initial Commit of XiangShan CPU · 1e3fad10
  由 LinJiawei 提交于 6月 13, 2020
```
Use fake Icache to fetch 8 instructions per cycle.
```
  1e3fad10
24 12月, 2019 2 次提交
- Z
  
  system,SoC; enable ILA · 0fbc6212
  由 Zihao Yu 提交于 12月 24, 2019
  
  0fbc6212
- Z
  
  system,SoC: clean up external CLINT · 6c199c4e
  由 Zihao Yu 提交于 12月 24, 2019
  
  6c199c4e
14 12月, 2019 1 次提交
- Z
  
  system,SoC: move CLINT into SoC · 1b2d260f
  由 Zihao Yu 提交于 12月 14, 2019
  
  1b2d260f
22 11月, 2019 1 次提交
- Z
  
  add prefetcher into l2cache · ccd497e4
  由 zhanglinjuan 提交于 11月 22, 2019
  
  ccd497e4
18 11月, 2019 1 次提交
- W
  
  noop,top: support frontend slave ports · 8656be21
  由 Wang Huizhe 提交于 11月 18, 2019
  
  8656be21
15 11月, 2019 5 次提交
- Z
  
  fix indent · 09606cfd
  由 Zihao Yu 提交于 11月 15, 2019
  
  09606cfd
- Z
  
  refactor some code · 614aaf64
  由 Zihao Yu 提交于 11月 15, 2019
  
  614aaf64
- Z
  
  fix indent · 4cd61964
  由 Zihao Yu 提交于 11月 15, 2019
  
  4cd61964
- Z
  
  system,SoC: now L2 cache works well · f1ae1cd3
  由 Zihao Yu 提交于 11月 15, 2019
  
  f1ae1cd3
- Z
  system,SoC: define L2 relative parameter, still buggy · 2f7e16fe
  由 Zihao Yu 提交于 11月 15, 2019
```
* microbench test fails even L2 is disabled
```
  2f7e16fe
07 11月, 2019 2 次提交
- Z
  
  nothing · d2d827d9
  由 zhanglinjuan 提交于 11月 07, 2019
  
  d2d827d9
- Z
  
  system,SoC: add instruction trace signals for ILA · 303b861d
  由 Zihao Yu 提交于 11月 07, 2019
  
  303b861d
31 10月, 2019 1 次提交
- Z
  
  system,CoherenceInterconnect: break deadlock by splitting the probe state machine from xbar · 635253aa
  由 Zihao Yu 提交于 10月 31, 2019
  
  635253aa
29 10月, 2019 1 次提交
- Z
  
  fix l2 cache bug · 096ea47e
  由 zhanglinjuan 提交于 10月 29, 2019
  
  096ea47e
22 10月, 2019 1 次提交
- Z
  
  add l2 cache. TODO: handle readBurst req · 5704b623
  由 zhanglinjuan 提交于 10月 22, 2019
  
  5704b623
07 10月, 2019 1 次提交
- Z
  
  system,SoC: add meip · 466eb0a8
  由 Zihao Yu 提交于 10月 07, 2019
  
  466eb0a8
05 10月, 2019 1 次提交
- Z
  
  system,SoC: synchronize mtip · 5d41d760
  由 Zihao Yu 提交于 10月 05, 2019
  
  5d41d760
01 10月, 2019 1 次提交
- Z
  noop,fu,CSR: add mie and mip for machine timer interrupt · fe820c3d
  由 Zihao Yu 提交于 10月 01, 2019
```
TODO:
* Injecting interrupts in decode stage with NOP.
* Save mstatus.mie to mstatus.mpie
```
  fe820c3d
07 9月, 2019 1 次提交
- Z
  
  bus,SimpleBus: unify SimpleBusUL and SimpleBusUH · ad255e6c
  由 Zihao Yu 提交于 9月 07, 2019
  
  ad255e6c
03 9月, 2019 1 次提交
- Z
  
  system: add coherence manager framework · cdd59e9f
  由 Zihao Yu 提交于 9月 03, 2019
  
  cdd59e9f
01 9月, 2019 2 次提交
- Z
  bus,simplebus: divide into SimpleBusUL and SimpleBusUH · 8f36f779
  由 Zihao Yu 提交于 9月 01, 2019
```
* SimpleBusUL is used for MMIO and SimpleBusUH is used for memory
* should refactor SimpleBus2AXI4Converter to support SimpleBusUL and
  SimpleBusUH
```
  8f36f779
- Z
  
  system: add SoC level · 006e1884
  由 Zihao Yu 提交于 9月 01, 2019
  
  006e1884

OpenXiangShan / XiangShan 11 个月 前同步成功

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11 个月前同步成功