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466eb0a8
编写于
10月 07, 2019
作者:
Z
Zihao Yu
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system,SoC: add meip
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4c8d1f11
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Showing
4 changed file
with
9 addition
and
1 deletion
+9
-1
src/main/scala/device/AXI4Timer.scala
src/main/scala/device/AXI4Timer.scala
+1
-1
src/main/scala/noop/fu/CSR.scala
src/main/scala/noop/fu/CSR.scala
+3
-0
src/main/scala/system/SoC.scala
src/main/scala/system/SoC.scala
+3
-0
src/test/scala/top/NOOPSim.scala
src/test/scala/top/NOOPSim.scala
+2
-0
未找到文件。
src/main/scala/device/AXI4Timer.scala
浏览文件 @
466eb0a8
...
...
@@ -14,7 +14,7 @@ class AXI4Timer(sim: Boolean = false) extends AXI4SlaveModule(new AXI4Lite, new
val
mtime
=
RegInit
(
0.
U
(
64.
W
))
// unit: ms
val
mtimecmp
=
RegInit
(
0.
U
(
64.
W
))
val
clk
=
(
if
(!
sim
)
40000
/* 40MHz / 1000 */
else
2
000
)
val
clk
=
(
if
(!
sim
)
40000
/* 40MHz / 1000 */
else
10
000
)
val
tick
=
Counter
(
true
.
B
,
clk
).
_2
when
(
tick
)
{
mtime
:=
mtime
+
1.
U
}
...
...
src/main/scala/noop/fu/CSR.scala
浏览文件 @
466eb0a8
...
...
@@ -108,8 +108,11 @@ class CSR(implicit val p: NOOPConfig) extends NOOPModule with HasCSRConst {
val
mip
=
WireInit
(
0.
U
.
asTypeOf
(
new
Interrupt
))
val
mtip
=
WireInit
(
false
.
B
)
val
meip
=
WireInit
(
false
.
B
)
BoringUtils
.
addSink
(
mtip
,
"mtip"
)
BoringUtils
.
addSink
(
meip
,
"meip"
)
mip
.
t
.
m
:=
mtip
mip
.
e
.
m
:=
meip
val
intrVec
=
mie
(
11
,
0
)
&
mip
.
asUInt
&
Fill
(
12
,
mstatusStruct
.
ie
.
m
)
BoringUtils
.
addSource
(
intrVec
,
"intrVecIDU"
)
...
...
src/main/scala/system/SoC.scala
浏览文件 @
466eb0a8
...
...
@@ -12,6 +12,7 @@ class NOOPSoC(implicit val p: NOOPConfig) extends Module {
val
mem
=
new
AXI4
val
mmio
=
(
if
(
p
.
FPGAPlatform
)
{
new
AXI4Lite
}
else
{
new
SimpleBusUC
})
val
mtip
=
Input
(
Bool
())
val
meip
=
Input
(
Bool
())
})
val
noop
=
Module
(
new
NOOP
)
...
...
@@ -24,5 +25,7 @@ class NOOPSoC(implicit val p: NOOPConfig) extends Module {
else
io
.
mmio
<>
noop
.
io
.
mmio
val
mtipSync
=
RegNext
(
RegNext
(
io
.
mtip
))
val
meipSync
=
RegNext
(
RegNext
(
io
.
meip
))
BoringUtils
.
addSource
(
mtipSync
,
"mtip"
)
BoringUtils
.
addSource
(
meipSync
,
"meip"
)
}
src/test/scala/top/NOOPSim.scala
浏览文件 @
466eb0a8
...
...
@@ -37,6 +37,8 @@ class NOOPSimTop extends Module {
mmio
.
io
.
rw
<>
soc
.
io
.
mmio
soc
.
io
.
mtip
:=
mmio
.
io
.
mtip
soc
.
io
.
meip
:=
Counter
(
true
.
B
,
9973
).
_2
// use prime here to not overlapped by mtip
val
difftest
=
WireInit
(
0.
U
.
asTypeOf
(
new
DiffTestIO
))
BoringUtils
.
addSink
(
difftest
.
commit
,
"difftestCommit"
)
BoringUtils
.
addSink
(
difftest
.
thisPC
,
"difftestThisPC"
)
...
...
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