- 13 6月, 2020 1 次提交
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由 LinJiawei 提交于
Use fake Icache to fetch 8 instructions per cycle.
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- 24 12月, 2019 2 次提交
- 14 12月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 22 11月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 18 11月, 2019 1 次提交
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由 Wang Huizhe 提交于
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- 15 11月, 2019 5 次提交
- 07 11月, 2019 2 次提交
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由 zhanglinjuan 提交于
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由 Zihao Yu 提交于
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- 31 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 29 10月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 22 10月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 07 10月, 2019 5 次提交
- 05 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 01 10月, 2019 1 次提交
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由 Zihao Yu 提交于
TODO: * Injecting interrupts in decode stage with NOP. * Save mstatus.mie to mstatus.mpie
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- 22 9月, 2019 1 次提交
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- 19 9月, 2019 1 次提交
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由 Zihao Yu 提交于
* it seems the probe address is incorrectly shifted by 0x80 while probing dcache
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- 15 9月, 2019 1 次提交
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由 William Wang 提交于
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- 07 9月, 2019 3 次提交
- 06 9月, 2019 1 次提交
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由 Zihao Yu 提交于
* Now it will easily cause deadlock because the coherece probe requests are handled with the same pipeline of CPU access requests. When the Dcache is processing a miss request, it may form the following loop dependency: Icache.mem.resp -> CoherenceInterconnect.in(0).coh.resp -> Dcache.mem.resp -> CoherenceInterconnect (busy) * To break the deadlock, we should give higher priority to coherence probe requests in L1 Cache. For example, we should add another state machine or pipeline to handle coherence probe requests. In this way, the coherence probe requests can be handled without waiting for the CPU access requests to finish.
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- 03 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 01 9月, 2019 2 次提交