- 17 11月, 2020 2 次提交
- 14 11月, 2020 3 次提交
- 11 11月, 2020 1 次提交
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由 Allen 提交于
Now, they are still 64bit(negotiated by diplomacy), since AXI4RAM is 64bit wide. Considering changing AXI4RAM to 64bit.
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- 02 11月, 2020 1 次提交
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由 Yinan Xu 提交于
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- 12 9月, 2020 1 次提交
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由 LinJiawei 提交于
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- 19 8月, 2020 1 次提交
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由 linjiawei 提交于
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- 16 8月, 2020 2 次提交
- 13 8月, 2020 1 次提交
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由 Allen 提交于
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- 10 8月, 2020 1 次提交
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由 LinJiawei 提交于
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- 04 8月, 2020 1 次提交
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由 LinJiawei 提交于
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- 02 8月, 2020 1 次提交
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由 LinJiawei 提交于
The goal of this commit is to remove 'implict val p: XSConfig' in our code becasue it's inconvenient
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- 22 7月, 2020 1 次提交
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由 Zihao Yu 提交于
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- 13 7月, 2020 1 次提交
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由 Yinan Xu 提交于
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- 12 7月, 2020 1 次提交
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由 LinJiawei 提交于
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- 13 6月, 2020 1 次提交
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由 LinJiawei 提交于
Use fake Icache to fetch 8 instructions per cycle.
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- 24 12月, 2019 2 次提交
- 14 12月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 22 11月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 18 11月, 2019 1 次提交
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由 Wang Huizhe 提交于
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- 15 11月, 2019 5 次提交
- 07 11月, 2019 2 次提交
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由 zhanglinjuan 提交于
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由 Zihao Yu 提交于
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- 31 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 29 10月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 22 10月, 2019 1 次提交
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由 zhanglinjuan 提交于
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- 07 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 05 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 01 10月, 2019 1 次提交
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由 Zihao Yu 提交于
TODO: * Injecting interrupts in decode stage with NOP. * Save mstatus.mie to mstatus.mpie
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- 07 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 03 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 01 9月, 2019 1 次提交
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由 Zihao Yu 提交于
* SimpleBusUL is used for MMIO and SimpleBusUH is used for memory * should refactor SimpleBus2AXI4Converter to support SimpleBusUL and SimpleBusUH
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