- 26 1月, 2021 3 次提交
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
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- 25 1月, 2021 4 次提交
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由 Yinan Xu 提交于
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由 jinyue110 提交于
the cs_src1Type will increase the delay because it need decode info
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
and change rs data part's listen logic when enq, if src from rf is not ready, the src will not be writen n data module change enq listen src update logic, remote the highest bit of srcUpdate which may be done later: enq listen will update srcQueue one cycle later
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- 24 1月, 2021 4 次提交
- 23 1月, 2021 6 次提交
- 22 1月, 2021 7 次提交
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由 Allen 提交于
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由 William Wang 提交于
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由 zhanglinjuan 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 jinyue110 提交于
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由 Yinan Xu 提交于
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- 21 1月, 2021 16 次提交
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由 ZhangZifei 提交于
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由 jinyue110 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
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由 wangkaifan 提交于
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由 Yinan Xu 提交于
roq: optimize commit timing and block commits when exceptions occur
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由 jinyue110 提交于
For single port SRAM icache, we disable read when write. So we disable if1_cango when flush if2 register
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由 jinyue110 提交于
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由 jinyue110 提交于
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由 ZhangZifei 提交于
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由 LinJiawei 提交于
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由 ZhangZifei 提交于
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由 zhanglinjuan 提交于
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由 ZhangZifei 提交于
to not pass fu.ready to dispatch through rs
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由 ZhangZifei 提交于
idx -> index red -> redirect fb -> feedback iss -> issue sel -> select bub -> bubble cnt -> count wu -> wakeup bp -> bypass
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由 YikeZhou 提交于
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