- 25 1月, 2021 1 次提交
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由 Yinan Xu 提交于
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- 24 1月, 2021 4 次提交
- 23 1月, 2021 6 次提交
- 22 1月, 2021 6 次提交
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由 William Wang 提交于
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由 zhanglinjuan 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 jinyue110 提交于
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由 Yinan Xu 提交于
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- 21 1月, 2021 15 次提交
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由 ZhangZifei 提交于
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由 jinyue110 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
roq: optimize commit timing and block commits when exceptions occur
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由 jinyue110 提交于
For single port SRAM icache, we disable read when write. So we disable if1_cango when flush if2 register
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由 jinyue110 提交于
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由 jinyue110 提交于
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由 ZhangZifei 提交于
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由 LinJiawei 提交于
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由 ZhangZifei 提交于
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由 zhanglinjuan 提交于
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由 ZhangZifei 提交于
to not pass fu.ready to dispatch through rs
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由 ZhangZifei 提交于
idx -> index red -> redirect fb -> feedback iss -> issue sel -> select bub -> bubble cnt -> count wu -> wakeup bp -> bypass
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由 YikeZhou 提交于
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- 20 1月, 2021 8 次提交
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由 William Wang 提交于
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由 Allen 提交于
Store whole cache line in one SRAM. Let backend engineers manually split it into smaller banks.
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由 jinyue110 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
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由 Fa_wang 提交于
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由 jinyue110 提交于
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由 Yinan Xu 提交于
If we DontCare a register write data, chisel will convert it to 0 (or somthing else?). Thus, for exceptionVec, we cannot simply DontCare the wdata. Instead, we have to assign them separately.
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