- 25 1月, 2021 1 次提交
-
-
由 Yinan Xu 提交于
-
- 24 1月, 2021 4 次提交
- 23 1月, 2021 6 次提交
- 22 1月, 2021 7 次提交
-
-
由 Allen 提交于
-
由 William Wang 提交于
-
由 zhanglinjuan 提交于
-
由 William Wang 提交于
-
由 William Wang 提交于
-
由 jinyue110 提交于
-
由 Yinan Xu 提交于
-
- 21 1月, 2021 16 次提交
-
-
由 ZhangZifei 提交于
-
由 jinyue110 提交于
-
由 William Wang 提交于
-
由 Yinan Xu 提交于
-
由 wangkaifan 提交于
-
由 Yinan Xu 提交于
roq: optimize commit timing and block commits when exceptions occur
-
由 jinyue110 提交于
For single port SRAM icache, we disable read when write. So we disable if1_cango when flush if2 register
-
由 jinyue110 提交于
-
由 jinyue110 提交于
-
由 ZhangZifei 提交于
-
由 LinJiawei 提交于
-
由 ZhangZifei 提交于
-
由 zhanglinjuan 提交于
-
由 ZhangZifei 提交于
to not pass fu.ready to dispatch through rs
-
由 ZhangZifei 提交于
idx -> index red -> redirect fb -> feedback iss -> issue sel -> select bub -> bubble cnt -> count wu -> wakeup bp -> bypass
-
由 YikeZhou 提交于
-
- 20 1月, 2021 6 次提交
-
-
由 wangkaifan 提交于
-
由 William Wang 提交于
-
由 Allen 提交于
Store whole cache line in one SRAM. Let backend engineers manually split it into smaller banks.
-
由 Allen 提交于
This effectly reduces the number of bus data wires from 256 * 3 to 256 * 2. Use DataDontCareNode to add DontCare to the tilelink nodes you are interested in.
-
由 jinyue110 提交于
-
由 William Wang 提交于
-