提交 · ee2a1c39026ed43be4b849bbf72ae7e892fe58ff · OpenXiangShan / XiangShan

07 11月, 2020 1 次提交
- L
  
  fix fmisc bug · 53271d0c
  由 LinJiawei 提交于 11月 07, 2020
  
  53271d0c
06 11月, 2020 1 次提交
- L
  
  Fix bit-width bug in multiplier · 5083e669
  由 LinJiawei 提交于 11月 06, 2020
  
  5083e669
05 11月, 2020 3 次提交
- L
  
  Remove all boringutils except Regfile · be784967
  由 LinJiawei 提交于 11月 05, 2020
  
  be784967
- L
  
  Difftest: use exciting utils instead boring utils · 58e26f5f
  由 LinJiawei 提交于 11月 05, 2020
  
  58e26f5f
- L
  
  Remove BoringUtils in fence unit · 2fdc488a
  由 LinJiawei 提交于 11月 05, 2020
  
  2fdc488a
02 11月, 2020 5 次提交
- Z
  Revert "RSNew: enable tlb with identical page table" · b77446e8
  由 ZhangZifei 提交于 11月 02, 2020
```
This reverts commit 58fca539.
```
  b77446e8
- Y
  roq,csr: only raiseInterrupt when roq redirects an interrupt · 3fa7b737
  由 Yinan Xu 提交于 11月 02, 2020
```
Previously, CSR determines interrupt by redirect.valid && interruptBitEnable.
However, interruptBitEnable does not mean the redirect is an interrupt.
We reuse isFlushPipe in Roq to represent an interrupt for CSR.
```
  3fa7b737
- Y
  
  xiangshan: remove noop code from repo · 8e8cb3b4
  由 Yinan Xu 提交于 11月 02, 2020
  
  8e8cb3b4
- Y
  
  csr: use IO for mtip,msip,meip · 35bfeecb
  由 Yinan Xu 提交于 11月 02, 2020
  
  35bfeecb
- Z
  
  RSNew: enable tlb with identical page table · 58fca539
  由 ZhangZifei 提交于 11月 02, 2020
  
  58fca539
01 11月, 2020 2 次提交
- Y
  
  mem,lsq: remove excitingutils for exception vaddr · 11131ea4
  由 Yinan Xu 提交于 11月 01, 2020
  
  11131ea4
- Y
  CSR: add perfCounters IO for performance counters · 62ab1317
  由 Yinan Xu 提交于 11月 01, 2020
```
have not connected the performance counters to CSR
```
  62ab1317
31 10月, 2020 1 次提交
- Z
  
  FU: change mul to uncertain latency to disable multi-cycle bypass · f314f953
  由 ZhangZifei 提交于 10月 31, 2020
  
  f314f953
30 10月, 2020 1 次提交
- Z
  
  RSNew: support multi-delay(may have bugs) · 16df83ad
  由 ZhangZifei 提交于 10月 30, 2020
  
  16df83ad
25 10月, 2020 1 次提交
- Y
  
  mem,lsq: remove instIsStore and use commitType instead · 4fb541a1
  由 Yinan Xu 提交于 10月 25, 2020
  
  4fb541a1
21 10月, 2020 1 次提交
- Y
  
  roqIdx: use CircularQueuePtr · 42707b3b
  由 Yinan Xu 提交于 10月 21, 2020
  
  42707b3b
20 10月, 2020 1 次提交
- W
  
  [WIP] Lsq: temporarily replace lsroqIdx with lq/sqIdx · 185e8566
  由 William Wang 提交于 10月 20, 2020
  
  185e8566
19 10月, 2020 1 次提交
- W
  
  [WIP]: Lsq: refactor memend & fix grammar mistakes · 48d1472e
  由 William Wang 提交于 10月 19, 2020
  
  48d1472e
18 10月, 2020 1 次提交
- W
  
  [WIP] Lsroq: remove useless logic from lq & sq · 5d7cb3bd
  由 William Wang 提交于 10月 18, 2020
  
  5d7cb3bd
15 10月, 2020 1 次提交
- L
  
  [WIP] Backend: back to back exec for all exu · 3e60a357
  由 LinJiawei 提交于 10月 15, 2020
  
  3e60a357
03 10月, 2020 1 次提交
- W
  
  CSR: xtval can receive vaddr from AtomUnit · deb5ca58
  由 William Wang 提交于 10月 03, 2020
  
  deb5ca58
29 9月, 2020 1 次提交
- L
  
  FPU: Make hasFPU configurable · b03ab6c3
  由 linjiawei 提交于 9月 29, 2020
  
  b03ab6c3
28 9月, 2020 2 次提交
- W
  
  Difftest: add xtvec to diff list · 81ae6d92
  由 William Wang 提交于 9月 28, 2020
  
  81ae6d92
- L
  
  Exu: fix output · 3aa40062
  由 linjiawei 提交于 9月 28, 2020
  
  3aa40062
27 9月, 2020 1 次提交
- W
  
  Difftest: add xtval to snapshot · 12cb7693
  由 William Wang 提交于 9月 27, 2020
  
  12cb7693
25 9月, 2020 1 次提交
- W
  
  Difftest: add optional support for disambiguate_exec · 10276abc
  由 William Wang 提交于 9月 25, 2020
  
  10276abc
24 9月, 2020 1 次提交
- L
  
  FPU: connect single cycle 'IntToFloat' · 71f38519
  由 LinJiawei 提交于 9月 24, 2020
  
  71f38519
23 9月, 2020 1 次提交
- L
  
  FPU: fix fmisc unit · b01d3071
  由 LinJiawei 提交于 9月 23, 2020
  
  b01d3071
17 9月, 2020 3 次提交
- L
  
  FPU: change fpu submodules's IOs to 'FunctionIO' · 1df1dea4
  由 LinJiawei 提交于 9月 17, 2020
  
  1df1dea4
- L
  
  FunctionUnit: use trait 'HasPipelineReg' instead abstract class 'PipelinedFunctionUnit' · 12bb47dd
  由 LinJiawei 提交于 9月 17, 2020
  
  12bb47dd
- L
  
  FPU: move fpu to xiangshan/backend/fu/fpu · b5a00ce7
  由 LinJiawei 提交于 9月 17, 2020
  
  b5a00ce7
16 9月, 2020 5 次提交
- L
  
  CSR: don't extend 'FunctionUnit' because it's special ... · ead41f51
  由 LinJiawei 提交于 9月 16, 2020
  
  ead41f51
- L
  
  backend/fu: fix syntax bugs · 9cb4efe5
  由 LinJiawei 提交于 9月 16, 2020
  
  9cb4efe5
- L
  
  CSR,Jump: move to new function unit, fix syntax bugs · b2e234eb
  由 LinJiawei 提交于 9月 16, 2020
  
  b2e234eb
- L
  
  Multiplier: use 'PipelinedFunctionUnit' as its super class · 3142d695
  由 LinJiawei 提交于 9月 16, 2020
  
  3142d695
- L
  FunctionUnit: refactor function unit · 14521086
  由 LinJiawei 提交于 9月 16, 2020
```
1.make all function unit have same io
2.abstract a 'PipelinedFunctionUnit' for multiplier/floating point function units
```
  14521086
12 9月, 2020 3 次提交
- W
  Difftest: add more CSR into diff list · a0430b68
  由 William Wang 提交于 9月 12, 2020
```
* It will make snapshot more precise
* NEMU that includes commit d4efeb7 is needed to use difftest
```
  a0430b68
- J
  
  icache: fix elebrating error for 256 expanding · af8bd9fb
  由 jinyue110 提交于 9月 12, 2020
  
  af8bd9fb
- L
  
  TLTimer: impl msip, fix mtip's connection bug · 799b61e0
  由 LinJiawei 提交于 9月 12, 2020
  
  799b61e0
10 9月, 2020 1 次提交
- Y
  
  csr: flushPipe when satp is written · 81b01c3e
  由 Yinan Xu 提交于 9月 10, 2020
  
  81b01c3e

OpenXiangShan / XiangShan 12 个月 前同步成功

OpenXiangShan / XiangShan
12 个月前同步成功