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58fca539
编写于
11月 02, 2020
作者:
Z
ZhangZifei
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RSNew: enable tlb with identical page table
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7b62a3f6
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内联
并排
Showing
2 changed file
with
4 addition
and
4 deletion
+4
-4
src/main/scala/xiangshan/backend/fu/CSR.scala
src/main/scala/xiangshan/backend/fu/CSR.scala
+2
-2
src/main/scala/xiangshan/cache/dtlb.scala
src/main/scala/xiangshan/cache/dtlb.scala
+2
-2
未找到文件。
src/main/scala/xiangshan/backend/fu/CSR.scala
浏览文件 @
58fca539
...
...
@@ -336,8 +336,8 @@ class CSR extends FunctionUnit(csrCfg) with HasCSRConst{
// val sie = RegInit(0.U(XLEN.W))
val
sieMask
=
"h222"
.
U
&
mideleg
val
sipMask
=
"h222"
.
U
&
mideleg
val
satp
=
RegInit
(
0.
U
(
XLEN
.
W
))
//
val satp = RegInit(UInt(XLEN.W), "h8000000000087fbe".U) // only use for tlb naive debug
// val satp = RegInit(0.U(XLEN.W)) // NOTE: choose me when boot system or non-tlb test
val
satp
=
RegInit
(
UInt
(
XLEN
.
W
),
"h8000000000087fbe"
.
U
)
// only use for tlb naive debug
val
satpMask
=
"h80000fffffffffff"
.
U
// disable asid, mode can only be 8 / 0
// val satp = RegInit(UInt(XLEN.W), 0.U)
val
sepc
=
RegInit
(
UInt
(
XLEN
.
W
),
0.
U
)
...
...
src/main/scala/xiangshan/cache/dtlb.scala
浏览文件 @
58fca539
...
...
@@ -194,8 +194,8 @@ class TLB(Width: Int, isDtlb: Boolean) extends TlbModule with HasCSRConst{
val
priv
=
csr
.
priv
val
ifecth
=
if
(
isDtlb
)
false
.
B
else
true
.
B
val
mode
=
if
(
isDtlb
)
priv
.
dmode
else
priv
.
imode
// val vmEnable = satp.mode === 8.U // && (mode < ModeM) // FIXME: fix m
e when boot xv6/linux...
val
vmEnable
=
satp
.
mode
===
8.
U
&&
(
mode
<
ModeM
)
val
vmEnable
=
satp
.
mode
===
8.
U
// && (mode < ModeM) // NOTE: choose next lin
e when boot xv6/linux...
//
val vmEnable = satp.mode === 8.U && (mode < ModeM)
BoringUtils
.
addSink
(
sfence
,
"SfenceBundle"
)
BoringUtils
.
addSink
(
csr
,
"TLBCSRIO"
)
...
...
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