- 17 1月, 2021 1 次提交
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由 LinJiawei 提交于
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- 16 1月, 2021 8 次提交
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由 LinJiawei 提交于
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由 Yinan Xu 提交于
sdcard: fix dpi-c function call
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由 Yinan Xu 提交于
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由 William Wang 提交于
MMIO: change flash address to 0x10000000
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由 William Wang 提交于
Elegant l3 bank
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由 William Wang 提交于
Fix RVC bug: get imm from expanded instructions
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由 Yinan Xu 提交于
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由 LinJiawei 提交于
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- 15 1月, 2021 19 次提交
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由 Wang Huizhe 提交于
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由 Wang Huizhe 提交于
1. duplicated connection to cache node enables banking 2. properly place filter node in manager side (then InclusiveCahce can fix the banked address) 3. use out-of-box bankbinder utility
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由 Yinan Xu 提交于
L1 d cache fix bug
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由 ljw 提交于
Dispatch: palce ALUs after MDUs (Alu should be close to int regfile)
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由 Allen 提交于
See Tilelink spec 1.8.1 page 76. Section 9.3.5. ProbeAck and Section 9.3.5. ProbeAckData.
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由 Allen 提交于
conflict with prober with req_idx, not block_addr.
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 Yinan Xu 提交于
Optimize imm and pc
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由 ljw 提交于
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由 Yinan Xu 提交于
misc: eliminate difftest signal in fpga mode
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 wangkaifan 提交于
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由 Yinan Xu 提交于
datamodule template
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由 Yinan Xu 提交于
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由 ljw 提交于
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由 LinJiawei 提交于
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- 14 1月, 2021 12 次提交
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由 Yinan Xu 提交于
ci: add make verilog test
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Yinan Xu 提交于
Trace debug
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由 ljw 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
CSR: add hardware performance counter framework
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
DCache: fixed sync bus between probe and LoadPipe, StorePipe and Atom…
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由 wangkaifan 提交于
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