提交 · 4cd61964efcdce6a4bb26db0fd9474b5ba56a8d7 · OpenXiangShan / XiangShan

15 11月, 2019 3 次提交
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  fix indent · 4cd61964
  由 Zihao Yu 提交于 11月 15, 2019
  
  4cd61964
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  system,SoC: now L2 cache works well · f1ae1cd3
  由 Zihao Yu 提交于 11月 15, 2019
  
  f1ae1cd3
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  system,SoC: define L2 relative parameter, still buggy · 2f7e16fe
  由 Zihao Yu 提交于 11月 15, 2019
```
* microbench test fails even L2 is disabled
```
  2f7e16fe
07 11月, 2019 2 次提交
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  nothing · d2d827d9
  由 zhanglinjuan 提交于 11月 07, 2019
  
  d2d827d9
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  system,SoC: add instruction trace signals for ILA · 303b861d
  由 Zihao Yu 提交于 11月 07, 2019
  
  303b861d
31 10月, 2019 1 次提交
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  system,CoherenceInterconnect: break deadlock by splitting the probe state machine from xbar · 635253aa
  由 Zihao Yu 提交于 10月 31, 2019
  
  635253aa
29 10月, 2019 1 次提交
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  fix l2 cache bug · 096ea47e
  由 zhanglinjuan 提交于 10月 29, 2019
  
  096ea47e
22 10月, 2019 1 次提交
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  add l2 cache. TODO: handle readBurst req · 5704b623
  由 zhanglinjuan 提交于 10月 22, 2019
  
  5704b623
07 10月, 2019 1 次提交
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  system,SoC: add meip · 466eb0a8
  由 Zihao Yu 提交于 10月 07, 2019
  
  466eb0a8
05 10月, 2019 1 次提交
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  system,SoC: synchronize mtip · 5d41d760
  由 Zihao Yu 提交于 10月 05, 2019
  
  5d41d760
01 10月, 2019 1 次提交
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  noop,fu,CSR: add mie and mip for machine timer interrupt · fe820c3d
  由 Zihao Yu 提交于 10月 01, 2019
```
TODO:
* Injecting interrupts in decode stage with NOP.
* Save mstatus.mie to mstatus.mpie
```
  fe820c3d
07 9月, 2019 1 次提交
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  bus,SimpleBus: unify SimpleBusUL and SimpleBusUH · ad255e6c
  由 Zihao Yu 提交于 9月 07, 2019
  
  ad255e6c
03 9月, 2019 1 次提交
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  system: add coherence manager framework · cdd59e9f
  由 Zihao Yu 提交于 9月 03, 2019
  
  cdd59e9f
01 9月, 2019 2 次提交
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  bus,simplebus: divide into SimpleBusUL and SimpleBusUH · 8f36f779
  由 Zihao Yu 提交于 9月 01, 2019
```
* SimpleBusUL is used for MMIO and SimpleBusUH is used for memory
* should refactor SimpleBus2AXI4Converter to support SimpleBusUL and
  SimpleBusUH
```
  8f36f779
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  system: add SoC level · 006e1884
  由 Zihao Yu 提交于 9月 01, 2019
  
  006e1884

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