- 12 1月, 2021 13 次提交
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
dcache,load: send miss request to mshrs in load pipe
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由 ljw 提交于
RenameTable: fix w/r port width
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由 Yinan Xu 提交于
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由 Allen 提交于
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由 LinJiawei 提交于
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由 Yinan Xu 提交于
rs: directly use enq data from regfile
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由 YikeZhou 提交于
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由 YikeZhou 提交于
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由 Yinan Xu 提交于
dispatch: optimize timing
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由 Yinan Xu 提交于
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由 YikeZhou 提交于
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由 Yinan Xu 提交于
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- 11 1月, 2021 12 次提交
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 William Wang 提交于
LoadQueue: use getFirstOne to select wb candidate
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由 Yinan Xu 提交于
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由 Allen 提交于
we should use our own req and response id.
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由 William Wang 提交于
RS: optimize reservation station's timing
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由 ZhangZifei 提交于
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由 William Wang 提交于
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由 Allen 提交于
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由 William Wang 提交于
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- 10 1月, 2021 15 次提交
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由 Yinan Xu 提交于
Dualcore plic
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
DataModuleTemplate: add syncread support
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由 Yinan Xu 提交于
LSQ: update store queue dataModule
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 ljw 提交于
LoadUnit: fixed FPload
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由 Allen 提交于
when dcahce misses and can not enter mshr.
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由 Allen 提交于
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由 YikeZhou 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
Alu: opt timing
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由 Fa_wang 提交于
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由 YikeZhou 提交于
ReservationStation: change width of srcRegValue into (XLEN+1)
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