- 14 7月, 2020 2 次提交
- 25 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 23 11月, 2019 3 次提交
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由 zhangzifei 提交于
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由 zhangzifei 提交于
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由 zhangzifei 提交于
change inner pc/target/npc... to VAddrBits(39) && epc/val... keep XLEN, sign-ext-write/cut-off-read && signExt(pc) for difftest && auipc/jal/jalr/ecall use the signExt(pc) && lr/sc don't change && pass busybox
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- 22 11月, 2019 2 次提交
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由 zhangzifei 提交于
fix bug: when write-tlb finish but not out.fire(), mode will change and vmEnable gets false, write will failed && change lsu-exec state machine, write needs resp.fire() to go ahead
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由 zhanglinjuan 提交于
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- 21 11月, 2019 2 次提交
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由 zhangzifei 提交于
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由 zhangzifei 提交于
fix bug: pipeline doesn't fit tlb when vmEnble turns from 0 to 1. add to vmEnable signal to new PipelineConnectTLB
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- 20 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 19 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 18 11月, 2019 1 次提交
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由 zhangzifei 提交于
add PipelineConnect for request && add register to keep metas/datas && cputest/microbenc-test pass, but ipc is low
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- 17 11月, 2019 1 次提交
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由 William Wang 提交于
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- 15 11月, 2019 1 次提交
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由 William Wang 提交于
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- 12 11月, 2019 1 次提交
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由 William Wang 提交于
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- 11 11月, 2019 2 次提交
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由 William Wang 提交于
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由 zhangzifei 提交于
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- 10 11月, 2019 1 次提交
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由 William Wang 提交于
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- 08 11月, 2019 2 次提交
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由 William Wang 提交于
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由 zhangzifei 提交于
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- 06 11月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 05 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 04 11月, 2019 6 次提交
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由 William Wang 提交于
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由 zhangzifei 提交于
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由 William Wang 提交于
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由 zhangzifei 提交于
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由 zhangzifei 提交于
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由 zhangzifei 提交于
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- 01 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 31 10月, 2019 2 次提交
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由 zhangzifei 提交于
AddrBits from 32 to 64. bug next: sstatus is wrong 0.U while right 2.U when csrr sstatus at usertrap
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由 zhangzifei 提交于
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- 29 10月, 2019 2 次提交
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由 William Wang 提交于
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由 William Wang 提交于
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- 18 10月, 2019 1 次提交
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由 William Wang 提交于
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- 07 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 24 9月, 2019 1 次提交
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由 William Wang 提交于
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- 17 9月, 2019 1 次提交
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由 William Wang 提交于
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- 15 9月, 2019 1 次提交
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由 William Wang 提交于
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- 03 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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