Skip to content
体验新版
项目
组织
正在加载...
登录
切换导航
打开侧边栏
OpenXiangShan
XiangShan
提交
f769a1e2
X
XiangShan
项目概览
OpenXiangShan
/
XiangShan
10 个月 前同步成功
通知
1183
Star
3914
Fork
526
代码
文件
提交
分支
Tags
贡献者
分支图
Diff
Issue
0
列表
看板
标记
里程碑
合并请求
0
DevOps
流水线
流水线任务
计划
Wiki
0
Wiki
分析
仓库
DevOps
项目成员
Pages
X
XiangShan
项目概览
项目概览
详情
发布
仓库
仓库
文件
提交
分支
标签
贡献者
分支图
比较
Issue
0
Issue
0
列表
看板
标记
里程碑
合并请求
0
合并请求
0
Pages
DevOps
DevOps
流水线
流水线任务
计划
分析
分析
仓库分析
DevOps
Wiki
0
Wiki
成员
成员
收起侧边栏
关闭侧边栏
动态
分支图
创建新Issue
流水线任务
提交
Issue看板
前往新版Gitcode,体验更适合开发者的 AI 搜索 >>
提交
f769a1e2
编写于
3月 17, 2021
作者:
W
William Wang
浏览文件
操作
浏览文件
下载
电子邮件补丁
差异文件
RS: store rs now supports delayed issue
上级
c89ea98a
变更
2
隐藏空白更改
内联
并排
Showing
2 changed file
with
7 addition
and
4 deletion
+7
-4
src/main/scala/xiangshan/backend/MemBlock.scala
src/main/scala/xiangshan/backend/MemBlock.scala
+3
-0
src/main/scala/xiangshan/backend/issue/ReservationStation.scala
...in/scala/xiangshan/backend/issue/ReservationStation.scala
+4
-4
未找到文件。
src/main/scala/xiangshan/backend/MemBlock.scala
浏览文件 @
f769a1e2
...
@@ -283,6 +283,9 @@ class MemBlockImp(outer: MemBlock) extends LazyModuleImp(outer)
...
@@ -283,6 +283,9 @@ class MemBlockImp(outer: MemBlock) extends LazyModuleImp(outer)
stu
.
io
.
stin
<>
rs
.
io
.
deq
stu
.
io
.
stin
<>
rs
.
io
.
deq
stu
.
io
.
lsq
<>
lsq
.
io
.
storeIn
(
i
)
stu
.
io
.
lsq
<>
lsq
.
io
.
storeIn
(
i
)
// Lsq to load unit's rs
rs
.
io
.
stIssuePtr
:=
lsq
.
io
.
issuePtrExt
// sync issue info to rs
// sync issue info to rs
lsq
.
io
.
storeIssue
(
i
).
valid
:=
rs
.
io
.
deq
.
valid
lsq
.
io
.
storeIssue
(
i
).
valid
:=
rs
.
io
.
deq
.
valid
lsq
.
io
.
storeIssue
(
i
).
bits
:=
rs
.
io
.
deq
.
bits
lsq
.
io
.
storeIssue
(
i
).
bits
:=
rs
.
io
.
deq
.
bits
...
...
src/main/scala/xiangshan/backend/issue/ReservationStation.scala
浏览文件 @
f769a1e2
...
@@ -105,7 +105,7 @@ class ReservationStation
...
@@ -105,7 +105,7 @@ class ReservationStation
val
deq
=
DecoupledIO
(
new
ExuInput
)
val
deq
=
DecoupledIO
(
new
ExuInput
)
val
srcRegValue
=
Input
(
Vec
(
srcNum
,
UInt
(
srcLen
.
W
)))
val
srcRegValue
=
Input
(
Vec
(
srcNum
,
UInt
(
srcLen
.
W
)))
val
stIssuePtr
=
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
)
Input
(
new
SqPtr
())
else
null
val
stIssuePtr
=
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
||
exuCfg
==
Exu
.
stExeUnitCfg
)
Input
(
new
SqPtr
())
else
null
val
fpRegValue
=
if
(
exuCfg
==
Exu
.
stExeUnitCfg
)
Input
(
UInt
(
srcLen
.
W
))
else
null
val
fpRegValue
=
if
(
exuCfg
==
Exu
.
stExeUnitCfg
)
Input
(
UInt
(
srcLen
.
W
))
else
null
val
jumpPc
=
if
(
exuCfg
==
Exu
.
jumpExeUnitCfg
)
Input
(
UInt
(
VAddrBits
.
W
))
else
null
val
jumpPc
=
if
(
exuCfg
==
Exu
.
jumpExeUnitCfg
)
Input
(
UInt
(
VAddrBits
.
W
))
else
null
...
@@ -160,7 +160,7 @@ class ReservationStation
...
@@ -160,7 +160,7 @@ class ReservationStation
c
.
valid
:=
i
.
valid
c
.
valid
:=
i
.
valid
c
.
bits
:=
i
.
bits
.
uop
c
.
bits
:=
i
.
bits
.
uop
}
}
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
)
{
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
||
exuCfg
==
Exu
.
stExeUnitCfg
)
{
ctrl
.
io
.
stIssuePtr
:=
RegNext
(
io
.
stIssuePtr
)
ctrl
.
io
.
stIssuePtr
:=
RegNext
(
io
.
stIssuePtr
)
}
}
...
@@ -476,7 +476,7 @@ class ReservationStationCtrl
...
@@ -476,7 +476,7 @@ class ReservationStationCtrl
val
listen
=
Output
(
Vec
(
srcNum
,
Vec
(
iqSize
,
Vec
(
fastPortsCnt
+
slowPortsCnt
,
Bool
()))))
val
listen
=
Output
(
Vec
(
srcNum
,
Vec
(
iqSize
,
Vec
(
fastPortsCnt
+
slowPortsCnt
,
Bool
()))))
val
enqSrcReady
=
Output
(
Vec
(
srcNum
,
Bool
()))
val
enqSrcReady
=
Output
(
Vec
(
srcNum
,
Bool
()))
val
stIssuePtr
=
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
)
Input
(
new
SqPtr
())
else
null
val
stIssuePtr
=
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
||
exuCfg
==
Exu
.
stExeUnitCfg
)
Input
(
new
SqPtr
())
else
null
})
})
val
selValid
=
io
.
sel
.
valid
val
selValid
=
io
.
sel
.
valid
...
@@ -547,7 +547,7 @@ class ReservationStationCtrl
...
@@ -547,7 +547,7 @@ class ReservationStationCtrl
// load wait store
// load wait store
io
.
readyVec
:=
srcQueueWire
.
map
(
Cat
(
_
).
andR
)
io
.
readyVec
:=
srcQueueWire
.
map
(
Cat
(
_
).
andR
)
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
)
{
if
(
exuCfg
==
Exu
.
ldExeUnitCfg
||
exuCfg
==
Exu
.
stExeUnitCfg
)
{
val
ldWait
=
Reg
(
Vec
(
iqSize
,
Bool
()))
val
ldWait
=
Reg
(
Vec
(
iqSize
,
Bool
()))
val
sqIdx
=
Reg
(
Vec
(
iqSize
,
new
SqPtr
()))
val
sqIdx
=
Reg
(
Vec
(
iqSize
,
new
SqPtr
()))
ldWait
.
zip
(
sqIdx
).
map
{
case
(
lw
,
sq
)
=>
ldWait
.
zip
(
sqIdx
).
map
{
case
(
lw
,
sq
)
=>
...
...
编辑
预览
Markdown
is supported
0%
请重试
或
添加新附件
.
添加附件
取消
You are about to add
0
people
to the discussion. Proceed with caution.
先完成此消息的编辑!
取消
想要评论请
注册
或
登录