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013f43fa
编写于
8月 06, 2023
作者:
X
Xuan Hu
提交者:
huxuan0307
8月 06, 2023
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backend: refactor
* Prepare for merge master
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cf30f412
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Showing
4 changed file
with
4 addition
and
6 deletion
+4
-6
src/main/scala/xiangshan/Bundle.scala
src/main/scala/xiangshan/Bundle.scala
+1
-1
src/main/scala/xiangshan/backend/Backend.scala
src/main/scala/xiangshan/backend/Backend.scala
+0
-1
src/main/scala/xiangshan/backend/CtrlBlock.scala
src/main/scala/xiangshan/backend/CtrlBlock.scala
+2
-3
src/main/scala/xiangshan/frontend/NewFtq.scala
src/main/scala/xiangshan/frontend/NewFtq.scala
+1
-1
未找到文件。
src/main/scala/xiangshan/Bundle.scala
浏览文件 @
013f43fa
...
@@ -22,7 +22,6 @@ import chisel3.util.BitPat.bitPatToUInt
...
@@ -22,7 +22,6 @@ import chisel3.util.BitPat.bitPatToUInt
import
chisel3.util._
import
chisel3.util._
import
utility._
import
utility._
import
utils._
import
utils._
import
xiangshan.backend.ctrlblock.CtrlToFtqIO
import
xiangshan.backend.decode.
{
ImmUnion
,
XDecode
}
import
xiangshan.backend.decode.
{
ImmUnion
,
XDecode
}
import
xiangshan.backend.fu.FuType
import
xiangshan.backend.fu.FuType
import
xiangshan.backend.rob.RobPtr
import
xiangshan.backend.rob.RobPtr
...
@@ -45,6 +44,7 @@ import Chisel.experimental.chiselName
...
@@ -45,6 +44,7 @@ import Chisel.experimental.chiselName
import
chipsalliance.rocketchip.config.Parameters
import
chipsalliance.rocketchip.config.Parameters
import
chisel3.util.BitPat.bitPatToUInt
import
chisel3.util.BitPat.bitPatToUInt
import
chisel3.util.experimental.decode.EspressoMinimizer
import
chisel3.util.experimental.decode.EspressoMinimizer
import
xiangshan.backend.CtrlToFtqIO
import
xiangshan.backend.fu.PMPEntry
import
xiangshan.backend.fu.PMPEntry
import
xiangshan.frontend.Ftq_Redirect_SRAMEntry
import
xiangshan.frontend.Ftq_Redirect_SRAMEntry
import
xiangshan.frontend.AllFoldedHistories
import
xiangshan.frontend.AllFoldedHistories
...
...
src/main/scala/xiangshan/backend/Backend.scala
浏览文件 @
013f43fa
...
@@ -7,7 +7,6 @@ import freechips.rocketchip.diplomacy.{LazyModule, LazyModuleImp}
...
@@ -7,7 +7,6 @@ import freechips.rocketchip.diplomacy.{LazyModule, LazyModuleImp}
import
utility.ZeroExt
import
utility.ZeroExt
import
xiangshan._
import
xiangshan._
import
xiangshan.backend.Bundles.
{
DynInst
,
IssueQueueIQWakeUpBundle
,
MemExuInput
,
MemExuOutput
}
import
xiangshan.backend.Bundles.
{
DynInst
,
IssueQueueIQWakeUpBundle
,
MemExuInput
,
MemExuOutput
}
import
xiangshan.backend.ctrlblock.CtrlBlock
import
xiangshan.backend.datapath.DataConfig.
{
IntData
,
VecData
}
import
xiangshan.backend.datapath.DataConfig.
{
IntData
,
VecData
}
import
xiangshan.backend.datapath.RdConfig.
{
IntRD
,
VfRD
}
import
xiangshan.backend.datapath.RdConfig.
{
IntRD
,
VfRD
}
import
xiangshan.backend.datapath.WbConfig._
import
xiangshan.backend.datapath.WbConfig._
...
...
src/main/scala/xiangshan/backend/
ctrlblock/
CtrlBlock.scala
→
src/main/scala/xiangshan/backend/CtrlBlock.scala
浏览文件 @
013f43fa
...
@@ -14,7 +14,7 @@
...
@@ -14,7 +14,7 @@
* See the Mulan PSL v2 for more details.
* See the Mulan PSL v2 for more details.
***************************************************************************************/
***************************************************************************************/
package
xiangshan.backend
.ctrlblock
package
xiangshan.backend
import
chipsalliance.rocketchip.config.Parameters
import
chipsalliance.rocketchip.config.Parameters
import
chisel3._
import
chisel3._
...
@@ -24,14 +24,13 @@ import utility._
...
@@ -24,14 +24,13 @@ import utility._
import
utils._
import
utils._
import
xiangshan.ExceptionNO._
import
xiangshan.ExceptionNO._
import
xiangshan._
import
xiangshan._
import
xiangshan.backend.BackendParams
import
xiangshan.backend.Bundles.
{
DecodedInst
,
DynInst
,
ExceptionInfo
,
ExuOutput
}
import
xiangshan.backend.Bundles.
{
DecodedInst
,
DynInst
,
ExceptionInfo
,
ExuOutput
}
import
xiangshan.backend.ctrlblock.
{
MemCtrl
,
RedirectGenerator
}
import
xiangshan.backend.datapath.DataConfig.VAddrData
import
xiangshan.backend.datapath.DataConfig.VAddrData
import
xiangshan.backend.decode.
{
DecodeStage
,
FusionDecoder
}
import
xiangshan.backend.decode.
{
DecodeStage
,
FusionDecoder
}
import
xiangshan.backend.dispatch.
{
Dispatch
,
DispatchQueue
}
import
xiangshan.backend.dispatch.
{
Dispatch
,
DispatchQueue
}
import
xiangshan.backend.fu.PFEvent
import
xiangshan.backend.fu.PFEvent
import
xiangshan.backend.fu.vector.Bundles.VType
import
xiangshan.backend.fu.vector.Bundles.VType
import
xiangshan.backend.regfile.RfReadPort
import
xiangshan.backend.rename.
{
Rename
,
RenameTableWrapper
}
import
xiangshan.backend.rename.
{
Rename
,
RenameTableWrapper
}
import
xiangshan.backend.rob.
{
Rob
,
RobCSRIO
,
RobLsqIO
}
import
xiangshan.backend.rob.
{
Rob
,
RobCSRIO
,
RobLsqIO
}
import
xiangshan.frontend.
{
FtqRead
,
Ftq_RF_Components
}
import
xiangshan.frontend.
{
FtqRead
,
Ftq_RF_Components
}
...
...
src/main/scala/xiangshan/frontend/NewFtq.scala
浏览文件 @
013f43fa
...
@@ -25,7 +25,7 @@ import xiangshan._
...
@@ -25,7 +25,7 @@ import xiangshan._
import
xiangshan.frontend.icache._
import
xiangshan.frontend.icache._
import
xiangshan.backend.decode.ImmUnion
import
xiangshan.backend.decode.ImmUnion
import
utility.ChiselDB
import
utility.ChiselDB
import
xiangshan.backend.
ctrlblock.
CtrlToFtqIO
import
xiangshan.backend.CtrlToFtqIO
class
FtqDebugBundle
extends
Bundle
{
class
FtqDebugBundle
extends
Bundle
{
val
pc
=
UInt
(
39.
W
)
val
pc
=
UInt
(
39.
W
)
...
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