- 25 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 23 11月, 2019 3 次提交
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由 zhangzifei 提交于
change inner pc/target/npc... to VAddrBits(39) && epc/val... keep XLEN, sign-ext-write/cut-off-read && signExt(pc) for difftest && auipc/jal/jalr/ecall use the signExt(pc) && lr/sc don't change && pass busybox
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由 zhangzifei 提交于
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由 zhangzifei 提交于
WIP: add AddrBits(64)/VAddrBits(39)/PAddrBits(32) && change btb/cache tagBits && change tlb ppn2Len. Next: add SimpleBusBundle addr bits param
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- 19 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 18 11月, 2019 4 次提交
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由 zhangzifei 提交于
fix bug(NoSuchElementFault: None.get): turn TLBMeta&TLBMeta from Bundle to Module, and change their io methods
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由 zhangzifei 提交于
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由 Wang Huizhe 提交于
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由 zhangzifei 提交于
cache: rm ipf, ipf will not get in icache && ifu: add io port ipf && noop: change to new tlb && only draft and syntax bug unchecked
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- 11 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 10 11月, 2019 1 次提交
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由 William Wang 提交于
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- 08 11月, 2019 2 次提交
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由 William Wang 提交于
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由 zhangzifei 提交于
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- 01 11月, 2019 1 次提交
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由 zhangzifei 提交于
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- 31 10月, 2019 2 次提交
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由 zhangzifei 提交于
AddrBits from 32 to 64. bug next: sstatus is wrong 0.U while right 2.U when csrr sstatus at usertrap
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由 zhangzifei 提交于
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- 28 10月, 2019 1 次提交
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由 William Wang 提交于
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- 24 10月, 2019 1 次提交
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由 William Wang 提交于
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- 22 10月, 2019 2 次提交
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由 William Wang 提交于
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由 William Wang 提交于
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- 21 10月, 2019 1 次提交
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由 William Wang 提交于
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- 15 10月, 2019 1 次提交
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由 William Wang 提交于
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- 14 10月, 2019 2 次提交
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由 Zihao Yu 提交于
* also put mainargs at 0x80001000 to match AM
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由 William Wang 提交于
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- 10 10月, 2019 1 次提交
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由 William Wang 提交于
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- 09 10月, 2019 3 次提交
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由 Zihao Yu 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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- 08 10月, 2019 2 次提交
- 03 10月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 24 9月, 2019 2 次提交
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由 William Wang 提交于
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由 William Wang 提交于
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- 22 9月, 2019 1 次提交
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由 William Wang 提交于
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- 20 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 19 9月, 2019 1 次提交
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由 Zihao Yu 提交于
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- 15 9月, 2019 1 次提交
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由 William Wang 提交于
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- 11 9月, 2019 1 次提交
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由 William Wang 提交于
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- 09 9月, 2019 2 次提交
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由 William Wang 提交于
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由 William Wang 提交于
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