- 09 2月, 2021 1 次提交
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由 Yinan Xu 提交于
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- 08 2月, 2021 1 次提交
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由 wakafa 提交于
fix bug in SDHelper and change default dram latency to 90 cycles
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- 07 2月, 2021 9 次提交
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
emu: fix --max-cycles and --max-instr
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Fix l1plus double hit problem and random replace bug
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由 jinyue110 提交于
It used to be changed only when hit
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由 jinyue110 提交于
Instead of using io.req.bits as a index to search in valid array, we use s1_addr register to keep the valid read from valid register array.
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由 Yinan Xu 提交于
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- 05 2月, 2021 14 次提交
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由 Yinan Xu 提交于
roq,exceptionGen: enq_valid should not set when io.flush is valid
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
roq: block commits when exception.roqIdx === deqPtrVec.last
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
utils,log: fix PerfDebug conditions
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
soc: set the number of external interrupts to 150 and dontTouch it
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
RS: add param srcLen which decides the src data len stored in rs
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
roq,exceptionGen: don't allow wb or enq after flush
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由 ZhangZifei 提交于
But this would not work(for syntax bug) until other modules change
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由 Yinan Xu 提交于
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由 Lemover 提交于
dispatch2Fp: regfile read port 11 should use psrc3
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- 04 2月, 2021 5 次提交
- 03 2月, 2021 10 次提交
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由 ZhangZifei 提交于
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由 Yinan Xu 提交于
dispatch2: optimize arbitration logic for better timing
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由 ZhangZifei 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
rs: fix roqIdx sent to bypassQueue
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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