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63a5f438
编写于
6月 24, 2020
作者:
J
jinyue
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Backend: change dispatch2->dispatch
IssueQueue: delete io.enq.redirect
上级
6986e9ae
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2
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内联
并排
Showing
2 changed file
with
2 addition
and
5 deletion
+2
-5
src/main/scala/xiangshan/backend/Backend.scala
src/main/scala/xiangshan/backend/Backend.scala
+2
-2
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
+0
-3
未找到文件。
src/main/scala/xiangshan/backend/Backend.scala
浏览文件 @
63a5f438
...
...
@@ -55,8 +55,8 @@ class Backend(implicit val p: XSConfig) extends XSModule
assert
(!(
needBypass
(
eu
)
&&
!
needWakeup
(
eu
)))
// needBypass but dont needWakeup is not allowed
val
iq
=
Module
(
new
IssueQueue
(
eu
.
fuTypeInt
,
wakeupCnt
,
bypassCnt
,
eu
.
fixedDelay
))
iq
.
io
.
redirect
<>
redirect
iq
.
io
.
enqCtrl
<>
dispatch
2
.
io
.
enqIQCtrl
(
i
)
iq
.
io
.
enqData
<>
dispatch
2
.
io
.
enqIQData
(
i
)
iq
.
io
.
enqCtrl
<>
dispatch
.
io
.
enqIQCtrl
(
i
)
iq
.
io
.
enqData
<>
dispatch
.
io
.
enqIQData
(
i
)
val
wuUnitsOut
=
exeUnits
.
filter
(
e
=>
needWakeup
(
e
)).
map
(
_
.
io
.
out
)
for
(
i
<-
iq
.
io
.
wakeUpPorts
.
indices
)
{
iq
.
io
.
wakeUpPorts
(
i
).
bits
<>
wuUnitsOut
(
i
).
bits
...
...
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
浏览文件 @
63a5f438
...
...
@@ -309,9 +309,6 @@ class IssueQueue(val fuTypeInt: BigInt, val wakeupCnt: Int, val bypassCnt: Int =
io
.
deq
.
bits
.
uop
.
freelistAllocPtr
:=
freelistAllocPtr
(
dequeueSelect
)
io
.
deq
.
bits
.
uop
.
roqIdx
:=
roqIdx
(
dequeueSelect
)
//TODO
io
.
deq
.
bits
.
redirect
:=
DontCare
io
.
deq
.
bits
.
src1
:=
src1Data
(
dequeueSelect
)
io
.
deq
.
bits
.
src2
:=
src2Data
(
dequeueSelect
)
io
.
deq
.
bits
.
src3
:=
src3Data
(
dequeueSelect
)
...
...
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