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47667600
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10月 16, 2020
作者:
A
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Merge branch 'debian-gogogo' of github.com:RISCVERS/XiangShan into debian-gogogo
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9e2797dc
870f4bb3
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3
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内联
并排
Showing
3 changed file
with
6 addition
and
6 deletion
+6
-6
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
+1
-1
src/main/scala/xiangshan/backend/issue/ReservationStation.scala
...in/scala/xiangshan/backend/issue/ReservationStation.scala
+2
-2
src/test/csrc/uart.cpp
src/test/csrc/uart.cpp
+3
-3
未找到文件。
src/main/scala/xiangshan/backend/issue/IssueQueue.scala
浏览文件 @
47667600
...
...
@@ -94,7 +94,7 @@ class IssueQueue
def
writeBackHit
(
src
:
UInt
,
srcType
:
UInt
,
wbUop
:
(
Bool
,
MicroOp
))
:
Bool
=
{
val
(
v
,
uop
)
=
wbUop
val
isSameType
=
(
SrcType
.
isReg
(
srcType
)
&&
uop
.
ctrl
.
rfWen
)
||
(
SrcType
.
isFp
(
srcType
)
&&
uop
.
ctrl
.
fpWen
)
(
SrcType
.
isReg
(
srcType
)
&&
uop
.
ctrl
.
rfWen
&&
src
=/=
0.
U
)
||
(
SrcType
.
isFp
(
srcType
)
&&
uop
.
ctrl
.
fpWen
)
v
&&
isSameType
&&
(
src
===
uop
.
pdest
)
}
...
...
src/main/scala/xiangshan/backend/issue/ReservationStation.scala
浏览文件 @
47667600
...
...
@@ -284,7 +284,7 @@ class ReservationStation
for
(
i
<-
idQue
.
indices
)
{
// Should be IssQue.indices but Mem() does not support
for
(
j
<-
0
until
srcListenNum
)
{
val
hitVec
=
cdbValid
.
indices
.
map
(
k
=>
psrc
(
i
)(
j
)
===
cdbPdest
(
k
)
&&
cdbValid
(
k
)
&&
(
srcType
(
i
)(
j
)===
SrcType
.
reg
&&
cdbrfWen
(
k
)
||
srcType
(
i
)(
j
)===
SrcType
.
fp
&&
cdbfpWen
(
k
)))
val
hitVec
=
cdbValid
.
indices
.
map
(
k
=>
psrc
(
i
)(
j
)
===
cdbPdest
(
k
)
&&
cdbValid
(
k
)
&&
(
srcType
(
i
)(
j
)===
SrcType
.
reg
&&
cdbrfWen
(
k
)
&&
cdbPdest
(
i
)
=/=
0.
U
||
srcType
(
i
)(
j
)===
SrcType
.
fp
&&
cdbfpWen
(
k
)))
val
hit
=
ParallelOR
(
hitVec
).
asBool
val
data
=
ParallelMux
(
hitVec
zip
cdbData
)
when
(
validQue
(
i
)
&&
!
srcRdyVec
(
i
)(
j
)
&&
hit
)
{
...
...
@@ -306,7 +306,7 @@ class ReservationStation
for
(
i
<-
idQue
.
indices
)
{
// Should be IssQue.indices but Mem() does not support
for
(
j
<-
0
until
srcListenNum
)
{
val
hitVec
=
bpValid
.
indices
.
map
(
k
=>
psrc
(
i
)(
j
)
===
bpPdest
(
k
)
&&
bpValid
(
k
)
&&
(
srcType
(
i
)(
j
)===
SrcType
.
reg
&&
bprfWen
(
k
)
||
srcType
(
i
)(
j
)===
SrcType
.
fp
&&
bpfpWen
(
k
)))
val
hitVec
=
bpValid
.
indices
.
map
(
k
=>
psrc
(
i
)(
j
)
===
bpPdest
(
k
)
&&
bpValid
(
k
)
&&
(
srcType
(
i
)(
j
)===
SrcType
.
reg
&&
bprfWen
(
k
)
&&
cdbPdest
(
i
)
=/=
0.
U
||
srcType
(
i
)(
j
)===
SrcType
.
fp
&&
bpfpWen
(
k
)))
val
hitVecNext
=
hitVec
.
map
(
RegNext
(
_
))
val
hit
=
ParallelOR
(
hitVec
).
asBool
when
(
validQue
(
i
)
&&
!
srcRdyVec
(
i
)(
j
)
&&
hit
)
{
...
...
src/test/csrc/uart.cpp
浏览文件 @
47667600
...
...
@@ -40,9 +40,9 @@ uint8_t uart_getc() {
eprintf
(
ANSI_COLOR_RED
"now = %ds
\n
"
ANSI_COLOR_RESET
,
now
/
1000
);
lasttime
=
now
;
}
if
(
now
>
4
*
3600
*
1000
)
{
// 4 hours
ch
=
uart_dequeue
();
}
//
if (now > 4 * 3600 * 1000) { // 4 hours
//
ch = uart_dequeue();
//
}
return
ch
;
}
...
...
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