Skip to content
体验新版
项目
组织
正在加载...
登录
切换导航
打开侧边栏
OpenXiangShan
XiangShan
提交
37e3a7b0
X
XiangShan
项目概览
OpenXiangShan
/
XiangShan
10 个月 前同步成功
通知
1183
Star
3914
Fork
526
代码
文件
提交
分支
Tags
贡献者
分支图
Diff
Issue
0
列表
看板
标记
里程碑
合并请求
0
DevOps
流水线
流水线任务
计划
Wiki
0
Wiki
分析
仓库
DevOps
项目成员
Pages
X
XiangShan
项目概览
项目概览
详情
发布
仓库
仓库
文件
提交
分支
标签
贡献者
分支图
比较
Issue
0
Issue
0
列表
看板
标记
里程碑
合并请求
0
合并请求
0
Pages
DevOps
DevOps
流水线
流水线任务
计划
分析
分析
仓库分析
DevOps
Wiki
0
Wiki
成员
成员
收起侧边栏
关闭侧边栏
动态
分支图
创建新Issue
流水线任务
提交
Issue看板
前往新版Gitcode,体验更适合开发者的 AI 搜索 >>
提交
37e3a7b0
编写于
1月 24, 2021
作者:
L
LinJiawei
浏览文件
操作
浏览文件
下载
电子邮件补丁
差异文件
fix cfiIndexValid bug
上级
9152c28e
变更
2
隐藏空白更改
内联
并排
Showing
2 changed file
with
16 addition
and
10 deletion
+16
-10
src/main/scala/xiangshan/backend/CtrlBlock.scala
src/main/scala/xiangshan/backend/CtrlBlock.scala
+2
-2
src/main/scala/xiangshan/frontend/IFU.scala
src/main/scala/xiangshan/frontend/IFU.scala
+14
-8
未找到文件。
src/main/scala/xiangshan/backend/CtrlBlock.scala
浏览文件 @
37e3a7b0
...
...
@@ -4,7 +4,7 @@ import chisel3._
import
chisel3.util._
import
utils._
import
xiangshan._
import
xiangshan.backend.decode.
DecodeStage
import
xiangshan.backend.decode.
{
DecodeStage
,
ImmUnion
}
import
xiangshan.backend.rename.
{
BusyTable
,
Rename
}
import
xiangshan.backend.dispatch.Dispatch
import
xiangshan.backend.exu._
...
...
@@ -122,7 +122,7 @@ class RedirectGenerator extends XSModule with HasCircularQueuePtrHelper {
val
ftqRead
=
io
.
stage2FtqRead
.
entry
val
pc
=
GetPcByFtq
(
ftqRead
.
ftqPC
,
s2_redirect_bits_reg
.
ftqOffset
)
val
brTarget
=
pc
+
SignExt
(
s2_imm12_reg
,
XLEN
)
val
brTarget
=
pc
+
SignExt
(
ImmUnion
.
B
.
toImm32
(
s2_imm12_reg
)
,
XLEN
)
val
snpc
=
pc
+
Mux
(
s2_pd
.
isRVC
,
2.
U
,
4.
U
)
val
isReplay
=
RedirectLevel
.
flushItself
(
s2_redirect_bits_reg
.
level
)
val
target
=
Mux
(
isReplay
,
...
...
src/main/scala/xiangshan/frontend/IFU.scala
浏览文件 @
37e3a7b0
...
...
@@ -438,19 +438,25 @@ class IFU extends XSModule with HasIFUConst with HasCircularQueuePtrHelper
when
(
if4_pendingPrevHalfInstr
)
{
toFtqBuf
.
metas
(
0
)
:=
if4_prevHalfInstr
.
bits
.
meta
}
val
cfiIsCall
=
if4_pd
.
pd
(
if4_bp
.
jmpIdx
).
isCall
val
cfiIsRet
=
if4_pd
.
pd
(
if4_bp
.
jmpIdx
).
isRet
val
cfiIsRVC
=
if4_pd
.
pd
(
if4_bp
.
jmpIdx
).
isRVC
val
if4_jmpIdx
=
WireInit
(
if4_bp
.
jmpIdx
)
val
if4_taken
=
WireInit
(
if4_bp
.
taken
)
val
if4_real_valids
=
if4_pd
.
mask
&
(
Fill
(
PredictWidth
,
!
if4_taken
)
|
(
Fill
(
PredictWidth
,
1.
U
(
1.
W
))
>>
(~
if4_jmpIdx
)))
val
cfiIsCall
=
if4_pd
.
pd
(
if4_jmpIdx
).
isCall
val
cfiIsRet
=
if4_pd
.
pd
(
if4_jmpIdx
).
isRet
val
cfiIsRVC
=
if4_pd
.
pd
(
if4_jmpIdx
).
isRVC
toFtqBuf
.
cfiIsCall
:=
cfiIsCall
toFtqBuf
.
cfiIsRet
:=
cfiIsRet
toFtqBuf
.
cfiIsRVC
:=
cfiIsRVC
toFtqBuf
.
cfiIndex
.
valid
:=
if4_
bp
.
taken
toFtqBuf
.
cfiIndex
.
bits
:=
Mux
(
cfiIsRVC
,
if4_
bp
.
jmpIdx
,
if4_bp
.
jmpIdx
-
1.
U
)
toFtqBuf
.
cfiIndex
.
valid
:=
if4_taken
toFtqBuf
.
cfiIndex
.
bits
:=
Mux
(
cfiIsRVC
,
if4_
jmpIdx
,
if4_
jmpIdx
-
1.
U
)
toFtqBuf
.
br_mask
:=
if4_bp
.
brMask
.
asTypeOf
(
Vec
(
PredictWidth
,
Bool
()))
toFtqBuf
.
rvc_mask
:=
VecInit
(
if4_pd
.
pd
.
map
(
_
.
isRVC
))
toFtqBuf
.
valids
:=
if4_
pd
.
mask
.
asTypeOf
(
Vec
(
PredictWidth
,
Bool
()))
toFtqBuf
.
target
:=
Mux
(
if4_
bp
.
taken
,
if4_bp
.
target
,
if4_snpc
)
toFtqBuf
.
valids
:=
if4_
real_valids
.
asTypeOf
(
Vec
(
PredictWidth
,
Bool
()))
toFtqBuf
.
target
:=
Mux
(
if4_
taken
,
if4_
target
,
if4_snpc
)
...
...
@@ -520,7 +526,7 @@ class IFU extends XSModule with HasIFUConst with HasCircularQueuePtrHelper
fetchPacketWire
.
instrs
:=
if4_pd
.
instrs
fetchPacketWire
.
mask
:=
if4_
pd
.
mask
&
(
Fill
(
PredictWidth
,
!
if4_bp
.
taken
)
|
(
Fill
(
PredictWidth
,
1.
U
(
1.
W
))
>>
(~
if4_bp
.
jmpIdx
)))
fetchPacketWire
.
mask
:=
if4_
real_valids
fetchPacketWire
.
pdmask
:=
if4_pd
.
mask
fetchPacketWire
.
pc
:=
if4_pd
.
pc
...
...
编辑
预览
Markdown
is supported
0%
请重试
或
添加新附件
.
添加附件
取消
You are about to add
0
people
to the discussion. Proceed with caution.
先完成此消息的编辑!
取消
想要评论请
注册
或
登录