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28958354
编写于
7月 29, 2020
作者:
Z
zhanglinjuan
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bundle: re-define FetchPacket and CtrlFlow
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4b4e15d6
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Showing
1 changed file
with
6 addition
and
13 deletion
+6
-13
src/main/scala/xiangshan/Bundle.scala
src/main/scala/xiangshan/Bundle.scala
+6
-13
未找到文件。
src/main/scala/xiangshan/Bundle.scala
浏览文件 @
28958354
...
...
@@ -9,20 +9,14 @@ import xiangshan.frontend.PreDecodeInfo
// Fetch FetchWidth x 32-bit insts from Icache
class
FetchPacket
extends
XSBundle
{
val
instrs
=
Vec
(
FetchWidth
,
UInt
(
32.
W
))
val
mask
=
UInt
((
FetchWidth
*
2
).
W
)
val
pc
=
UInt
(
VAddrBits
.
W
)
// the pc of first inst in the fetch group
val
pnpc
=
Vec
(
FetchWidth
*
2
,
UInt
(
VAddrBits
.
W
))
val
hist
=
Vec
(
FetchWidth
*
2
,
UInt
(
HistoryLength
.
W
))
// val btbVictimWay = UInt(log2Up(BtbWays).W)
val
predCtr
=
Vec
(
FetchWidth
*
2
,
UInt
(
2.
W
))
val
btbHit
=
Vec
(
FetchWidth
*
2
,
Bool
())
val
tageMeta
=
Vec
(
FetchWidth
*
2
,
(
new
TageMeta
))
val
rasSp
=
UInt
(
log2Up
(
RasSize
).
W
)
val
rasTopCtr
=
UInt
(
8.
W
)
val
instrs
=
Vec
(
PredictWidth
,
UInt
(
32.
W
))
val
mask
=
UInt
(
PredictWidth
.
W
)
val
pc
=
UInt
(
VAddrBits
.
W
)
val
pnpc
=
Vec
(
PredictWidth
,
UInt
(
VAddrBits
.
W
))
val
brInfo
=
Vec
(
PredictWidth
,
(
new
BranchInfo
))
val
pd
=
Vec
(
PredictWidth
,
(
new
PreDecodeInfo
))
}
class
ValidUndirectioned
[
T
<:
Data
](
gen
:
T
)
extends
Bundle
{
val
valid
=
Bool
()
val
bits
=
gen
.
asInstanceOf
[
T
]
...
...
@@ -72,7 +66,6 @@ class Predecode extends XSBundle {
val
pd
=
Vec
(
FetchWidth
*
2
,
(
new
PreDecodeInfo
))
}
class
BranchUpdateInfo
extends
XSBundle
{
// from backend
val
pnpc
=
UInt
(
VAddrBits
.
W
)
...
...
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