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examples
terris
src
terris_main_module.c
02 7月, 2021
1 次提交
202107020641 好像有个bug,编译器陷入死循环了
· 143449c0
由
饶先宏
提交于
7月 02, 2021
143449c0
01 7月, 2021
3 次提交
202107012256
· 7442ba6e
由
饶先宏
提交于
7月 01, 2021
7442ba6e
202107011733 contact支持
· d64e0b3f
由
饶先宏
提交于
7月 01, 2021
d64e0b3f
202107010639 always block开始
· aaaf56ff
由
饶先宏
提交于
7月 01, 2021
aaaf56ff
30 6月, 2021
1 次提交
202106300901 常数表达式的优先级描述
· 148958dc
由
饶先宏
提交于
6月 30, 2021
148958dc
29 6月, 2021
3 次提交
202106292044
· d0d3a9ac
由
饶先宏
提交于
6月 29, 2021
d0d3a9ac
202106291109 全部verilog版本的俄罗斯方块终于跑通了
· 836b7294
由
饶先宏
提交于
6月 29, 2021
836b7294
202106290621
· f3b209ca
由
饶先宏
提交于
6月 29, 2021
f3b209ca
28 6月, 2021
3 次提交
202106282152
· 0d6e6735
由
饶先宏
提交于
6月 28, 2021
0d6e6735
202106281731
· 15881d8a
由
饶先宏
提交于
6月 28, 2021
15881d8a
202106280637
· bd3d4b51
由
饶先宏
提交于
6月 28, 2021
bd3d4b51
27 6月, 2021
2 次提交
202106272118 BUG!BUG!BUG!加上逻辑上的复杂,导致进度条又开始沉重了。
· 2f518ba1
由
饶先宏
提交于
6月 27, 2021
2f518ba1
202106270938 修改了模拟器结构,取消了设备的概念,设备与其他模块等价,这样也就不存在总线的概念,模拟器只提供时钟和复位信号。
· 76460187
由
饶先宏
提交于
6月 27, 2021
76460187
26 6月, 2021
4 次提交
202106262120 除了主控制器单元之外,其他的各个模块的c语言版本和verilog版本都已经就绪。
· 352fff4b
由
饶先宏
提交于
6月 26, 2021
352fff4b
202106261735
· a798372b
由
饶先宏
提交于
6月 26, 2021
a798372b
202106261536
· 7fff4014
由
饶先宏
提交于
6月 26, 2021
7fff4014
202106261008
· 48e2955c
由
饶先宏
提交于
6月 26, 2021
48e2955c
25 6月, 2021
2 次提交
202106251726 进入黑障区,都不对了
· bf111d7e
由
饶先宏
提交于
6月 25, 2021
bf111d7e
202106250631
· 7922c92b
由
饶先宏
提交于
6月 25, 2021
7922c92b
24 6月, 2021
3 次提交
202106242131 verilog版本还没有完成。
· e3fe9580
由
饶先宏
提交于
6月 24, 2021
e3fe9580
202106241824
· 72581ce4
由
饶先宏
提交于
6月 24, 2021
72581ce4
202106240627 中间版本,编译不过canblocksetto.v
· 136ce8f2
由
饶先宏
提交于
6月 24, 2021
136ce8f2
23 6月, 2021
2 次提交
202106232132 checkline的verilog代码似乎有点问题,c语言版本已经可以了
· c025df9f
由
饶先宏
提交于
6月 23, 2021
c025df9f
202106231711 各个模块分离,c版本就绪了,下面改写为verilog版本
· 29e25c2f
由
饶先宏
提交于
6月 23, 2021
29e25c2f