- 16 11月, 2022 2 次提交
- 07 11月, 2022 3 次提交
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由 William Wang 提交于
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由 Guokai Chen 提交于
arch,riscv: fix supervisor timer interrupt
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由 Guokai Chen 提交于
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- 03 11月, 2022 4 次提交
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由 William Wang 提交于
Add drivers and tests for southlake
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由 William Wang 提交于
Add extra RISC-V PMP tests
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由 William Wang 提交于
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由 William Wang 提交于
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- 29 10月, 2022 1 次提交
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由 William Wang 提交于
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- 27 10月, 2022 1 次提交
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由 William Wang 提交于
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- 12 10月, 2022 1 次提交
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由 lixin 提交于
* used to test nanhu's alias mechanism
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- 05 10月, 2022 1 次提交
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由 Ziyue Zhang 提交于
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- 01 9月, 2022 1 次提交
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由 William Wang 提交于
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- 31 8月, 2022 1 次提交
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由 William Wang 提交于
Add LINUX_GNU_TOOLCHAIN=1 in make command to use riscv64-linux-gnu- toolchain
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- 30 8月, 2022 1 次提交
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由 William Wang 提交于
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- 29 8月, 2022 1 次提交
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由 William Wang 提交于
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- 28 8月, 2022 1 次提交
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由 Xuan Hu 提交于
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- 26 8月, 2022 1 次提交
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由 William Wang 提交于
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- 10 8月, 2022 1 次提交
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由 lixin 提交于
* define `TEST_L3` in beu.c to test l3 cache ecc error * undefine `TEST_L3` in beu.c to test beu
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- 30 7月, 2022 1 次提交
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由 wangkaifan 提交于
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- 15 7月, 2022 4 次提交
- 07 7月, 2022 2 次提交
- 06 7月, 2022 1 次提交
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由 XiChen 提交于
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- 05 7月, 2022 2 次提交
- 02 7月, 2022 1 次提交
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由 张梓悦 提交于
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- 29 6月, 2022 2 次提交
- 25 6月, 2022 1 次提交
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由 lixin 提交于
* Test the workflow of bus error unit when an ecc error occurs
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- 23 6月, 2022 2 次提交
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由 Guokai Chen 提交于
amtest,xsconfig: Support 256 external interrupt bits tests
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由 Xuan Hu 提交于
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- 19 6月, 2022 1 次提交
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由 wangkaifan 提交于
* Now the following four testcases can be covered: * Dma_master send write to cpu_dma, and hit the l3, so no transaction to real ddr * Dma_master send write to cpu_dma, and miss the l3, so there will i_soc.mem port write real ddr * Dma_master send read to cpu_dma, and hit the l3, so no transaction to real ddr * Dma_master send read to cpu_dma, and miss the l3, so there will i_soc.mem port read read ddr
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- 16 6月, 2022 1 次提交
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由 William Wang 提交于
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- 15 6月, 2022 2 次提交
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由 William Wang 提交于
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由 William Wang 提交于
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