- 29 1月, 2021 2 次提交
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由 Lingrui98 提交于
ifu: reconsider prediction of prevHalfInstr now we do not need to gather meta from the last packet because we update with packet, thus updating in the correct slot
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- 28 1月, 2021 12 次提交
- 27 1月, 2021 21 次提交
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由 ljw 提交于
brq: set redirect.level to flushAfter to avoid unnecessary write back
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由 ljw 提交于
roq: only update fflags when fmac,fmisc,i2f units write back
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由 Yinan Xu 提交于
Perf: Add counter for BPU
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由 Yinan Xu 提交于
Lsq, Roq: ld/st commit logic refactor
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由 Yinan Xu 提交于
RS:wrap src data with special data module
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由 LinJiawei 提交于
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由 William Wang 提交于
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由 Lingrui98 提交于
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由 William Wang 提交于
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由 Lingrui98 提交于
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由 jinyue110 提交于
when enable commit, RAS use commit stack to recover,else we use CFI update info to recover RAS sp and top register.
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由 William Wang 提交于
LSQ: wrap data into "pure" data module
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由 Dan Tang 提交于
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由 Dan Tang 提交于
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由 wakafa 提交于
compatible dual-core difftest frameworks merge request
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由 Yinan Xu 提交于
rename: speculatively assign roqIdx to uop for better timing in dispatch
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由 William Wang 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 ZhangZifei 提交于
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- 26 1月, 2021 5 次提交
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由 Lingrui98 提交于
eg: previously when if3_flush, we do not modify if4_valid unless if4_fire or if4_redirect, but other values in if4 are modified, thus we could possibly send out wrong packet
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由 wangkaifan 提交于
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由 William Wang 提交于
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由 ZhangZifei 提交于
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由 Yinan Xu 提交于
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