Skip to content
体验新版
项目
组织
正在加载...
登录
切换导航
打开侧边栏
OpenXiangShan
XiangShan
提交
ff16a7aa
X
XiangShan
项目概览
OpenXiangShan
/
XiangShan
12 个月 前同步成功
通知
1183
Star
3914
Fork
526
代码
文件
提交
分支
Tags
贡献者
分支图
Diff
Issue
0
列表
看板
标记
里程碑
合并请求
0
DevOps
流水线
流水线任务
计划
Wiki
0
Wiki
分析
仓库
DevOps
项目成员
Pages
X
XiangShan
项目概览
项目概览
详情
发布
仓库
仓库
文件
提交
分支
标签
贡献者
分支图
比较
Issue
0
Issue
0
列表
看板
标记
里程碑
合并请求
0
合并请求
0
Pages
DevOps
DevOps
流水线
流水线任务
计划
分析
分析
仓库分析
DevOps
Wiki
0
Wiki
成员
成员
收起侧边栏
关闭侧边栏
动态
分支图
创建新Issue
流水线任务
提交
Issue看板
体验新版 GitCode,发现更多精彩内容 >>
提交
ff16a7aa
编写于
9月 14, 2020
作者:
W
William Wang
浏览文件
操作
浏览文件
下载
电子邮件补丁
差异文件
Difftest: link lr/sc reg to simtop
上级
627b9dfe
变更
2
隐藏空白更改
内联
并排
Showing
2 changed file
with
9 addition
and
0 deletion
+9
-0
src/main/scala/xiangshan/cache/atomics.scala
src/main/scala/xiangshan/cache/atomics.scala
+4
-0
src/test/scala/top/XSSim.scala
src/test/scala/top/XSSim.scala
+5
-0
未找到文件。
src/main/scala/xiangshan/cache/atomics.scala
浏览文件 @
ff16a7aa
...
...
@@ -2,6 +2,7 @@ package xiangshan.cache
import
chisel3._
import
chisel3.util._
import
chisel3.util.experimental.BoringUtils
import
utils.XSDebug
...
...
@@ -121,6 +122,9 @@ class AtomicsPipe extends DCacheModule
val
s2_sc_fail
=
s2_sc
&&
!
s2_lrsc_addr_match
val
s2_sc_resp
=
Mux
(
s2_sc_fail
,
1.
U
,
0.
U
)
BoringUtils
.
addSource
(
lrsc_addr
,
"difftestLrscAddr"
)
BoringUtils
.
addSource
(
lrsc_valid
,
"difftestLrscValid"
)
// we have permission on this block
// but we can not finish in this pass
// we need to go to miss queue to update meta and set dirty first
...
...
src/test/scala/top/XSSim.scala
浏览文件 @
ff16a7aa
...
...
@@ -43,6 +43,9 @@ class DiffTestIO extends XSBundle {
val
sscratch
=
Output
(
UInt
(
64.
W
))
val
mideleg
=
Output
(
UInt
(
64.
W
))
val
medeleg
=
Output
(
UInt
(
64.
W
))
val
lrscValid
=
Output
(
Bool
())
val
lrscAddr
=
Output
(
UInt
(
64.
W
))
}
class
LogCtrlIO
extends
Bundle
{
...
...
@@ -120,6 +123,8 @@ class XSSimTop()(implicit p: config.Parameters) extends LazyModule {
BoringUtils
.
addSink
(
difftest
.
sscratch
,
"difftestSscratch"
)
BoringUtils
.
addSink
(
difftest
.
mideleg
,
"difftestMideleg"
)
BoringUtils
.
addSink
(
difftest
.
medeleg
,
"difftestMedeleg"
)
BoringUtils
.
addSink
(
difftest
.
lrscValid
,
"difftestLrscValid"
)
BoringUtils
.
addSink
(
difftest
.
lrscAddr
,
"difftestLrscAddr"
)
io
.
difftest
:=
difftest
val
trap
=
WireInit
(
0.
U
.
asTypeOf
(
new
TrapIO
))
...
...
编辑
预览
Markdown
is supported
0%
请重试
或
添加新附件
.
添加附件
取消
You are about to add
0
people
to the discussion. Proceed with caution.
先完成此消息的编辑!
取消
想要评论请
注册
或
登录