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f61ed468
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11月 24, 2020
作者:
W
William Wang
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LSU: avoid potential stuck caused by illegal inst
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cd891a82
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Showing
1 changed file
with
1 addition
and
1 deletion
+1
-1
src/main/scala/xiangshan/mem/pipeline/LoadUnit.scala
src/main/scala/xiangshan/mem/pipeline/LoadUnit.scala
+1
-1
未找到文件。
src/main/scala/xiangshan/mem/pipeline/LoadUnit.scala
浏览文件 @
f61ed468
...
...
@@ -104,7 +104,7 @@ class LoadUnit_S1 extends XSModule {
val
s1_uop
=
io
.
in
.
bits
.
uop
val
s1_paddr
=
io
.
in
.
bits
.
paddr
val
s1_tlb_miss
=
io
.
in
.
bits
.
tlbMiss
val
s1_mmio
=
!
s1_tlb_miss
&&
AddressSpace
.
isMMIO
(
s1_paddr
)
val
s1_mmio
=
!
s1_tlb_miss
&&
AddressSpace
.
isMMIO
(
s1_paddr
)
&&
!
io
.
out
.
bits
.
uop
.
cf
.
exceptionVec
.
asUInt
.
orR
val
s1_mask
=
io
.
in
.
bits
.
mask
io
.
out
.
bits
:=
io
.
in
.
bits
// forwardXX field will be updated in s1
...
...
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