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eac86a88
编写于
2月 19, 2021
作者:
L
Lingrui98
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差异文件
tage-sc: add one cycle for update
上级
224815d7
变更
2
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内联
并排
Showing
2 changed file
with
15 addition
and
15 deletion
+15
-15
src/main/scala/xiangshan/frontend/SC.scala
src/main/scala/xiangshan/frontend/SC.scala
+6
-6
src/main/scala/xiangshan/frontend/Tage.scala
src/main/scala/xiangshan/frontend/Tage.scala
+9
-9
未找到文件。
src/main/scala/xiangshan/frontend/SC.scala
浏览文件 @
eac86a88
...
@@ -244,12 +244,12 @@ trait HasSC extends HasSCParameter { this: Tage =>
...
@@ -244,12 +244,12 @@ trait HasSC extends HasSCParameter { this: Tage =>
}
}
}
}
for
(
i
<-
0
until
SCNTables
)
{
for
(
i
<-
0
until
SCNTables
)
{
scTables
(
i
).
io
.
update
.
mask
:=
scUpdateMask
(
i
)
scTables
(
i
).
io
.
update
.
mask
:=
RegNext
(
scUpdateMask
(
i
)
)
scTables
(
i
).
io
.
update
.
tagePreds
:=
scUpdateTagePreds
scTables
(
i
).
io
.
update
.
tagePreds
:=
RegNext
(
scUpdateTagePreds
)
scTables
(
i
).
io
.
update
.
takens
:=
scUpdateTakens
scTables
(
i
).
io
.
update
.
takens
:=
RegNext
(
scUpdateTakens
)
scTables
(
i
).
io
.
update
.
oldCtrs
:=
VecInit
(
scUpdateOldCtrs
.
map
(
_
(
i
)))
scTables
(
i
).
io
.
update
.
oldCtrs
:=
RegNext
(
VecInit
(
scUpdateOldCtrs
.
map
(
_
(
i
)
)))
scTables
(
i
).
io
.
update
.
pc
:=
u
.
ftqPC
scTables
(
i
).
io
.
update
.
pc
:=
RegNext
(
u
.
ftqPC
)
scTables
(
i
).
io
.
update
.
hist
:=
updateHist
scTables
(
i
).
io
.
update
.
hist
:=
RegNext
(
updateHist
)
}
}
}
}
}
}
\ No newline at end of file
src/main/scala/xiangshan/frontend/Tage.scala
浏览文件 @
eac86a88
...
@@ -495,17 +495,17 @@ class Tage extends BaseTage {
...
@@ -495,17 +495,17 @@ class Tage extends BaseTage {
for
(
i
<-
0
until
TageNTables
)
{
for
(
i
<-
0
until
TageNTables
)
{
for
(
w
<-
0
until
TageBanks
)
{
for
(
w
<-
0
until
TageBanks
)
{
tables
(
i
).
io
.
update
.
mask
(
w
)
:=
updateMask
(
i
)(
w
)
tables
(
i
).
io
.
update
.
mask
(
w
)
:=
RegNext
(
updateMask
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
taken
(
w
)
:=
updateTaken
(
i
)(
w
)
tables
(
i
).
io
.
update
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taken
(
w
)
:=
RegNext
(
updateTaken
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
alloc
(
w
)
:=
updateAlloc
(
i
)(
w
)
tables
(
i
).
io
.
update
.
alloc
(
w
)
:=
RegNext
(
updateAlloc
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
oldCtr
(
w
)
:=
updateOldCtr
(
i
)(
w
)
tables
(
i
).
io
.
update
.
oldCtr
(
w
)
:=
RegNext
(
updateOldCtr
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
uMask
(
w
)
:=
updateUMask
(
i
)(
w
)
tables
(
i
).
io
.
update
.
uMask
(
w
)
:=
RegNext
(
updateUMask
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
u
(
w
)
:=
updateU
(
i
)(
w
)
tables
(
i
).
io
.
update
.
u
(
w
)
:=
RegNext
(
updateU
(
i
)(
w
)
)
tables
(
i
).
io
.
update
.
pc
:=
packetAligned
(
u
.
ftqPC
)
+
(
w
<<
instOffsetBits
).
U
tables
(
i
).
io
.
update
.
pc
:=
RegNext
(
packetAligned
(
u
.
ftqPC
)
+
(
w
<<
instOffsetBits
).
U
)
}
}
// use fetch pc instead of instruction pc
// use fetch pc instead of instruction pc
tables
(
i
).
io
.
update
.
hist
:=
updateHist
tables
(
i
).
io
.
update
.
hist
:=
RegNext
(
updateHist
)
}
}
...
...
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