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e81c8021
编写于
7月 06, 2022
作者:
J
Jenius
提交者:
Lingrui98
11月 02, 2022
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浏览文件
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电子邮件补丁
差异文件
Revert "<bug-fix> fix mmio signal mismatch"
This reverts commit
99529e48
.
上级
a8fabd82
变更
1
隐藏空白更改
内联
并排
Showing
1 changed file
with
3 addition
and
7 deletion
+3
-7
src/main/scala/xiangshan/frontend/icache/ICacheMainPipe.scala
...main/scala/xiangshan/frontend/icache/ICacheMainPipe.scala
+3
-7
未找到文件。
src/main/scala/xiangshan/frontend/icache/ICacheMainPipe.scala
浏览文件 @
e81c8021
...
...
@@ -614,13 +614,9 @@ class ICacheMainPipe(implicit p: Parameters) extends ICacheModule
}
val
s2_mmio_state
=
RegInit
(
false
.
B
)
when
(
s2_mmio_state
&&
s2_fire
)
{
s2_mmio_state
:=
false
.
B
}
.
elsewhen
(
s2_mmio
&&
!
s2_mmio_state
)
{
s2_mmio_state
:=
true
.
B
}
val
s2_mmio_next
=
RegNext
(
s2_mmio
)
val
miss_all_fix
=
wait_state
===
wait_finish
s2_fetch_finish
:=
((
s2_valid
&&
s2_fixed_hit
)
||
miss_all_fix
||
hit_0_except_1_latch
||
except_0_latch
||
s2_mmio_
state
)
s2_fetch_finish
:=
((
s2_valid
&&
s2_fixed_hit
)
||
miss_all_fix
||
hit_0_except_1_latch
||
except_0_latch
||
s2_mmio_
next
)
/** update replacement status register: 0 is hit access/ 1 is miss access */
(
touch_ways
zip
touch_sets
).
zipWithIndex
.
map
{
case
((
t_w
,
t_s
),
i
)
=>
...
...
@@ -656,7 +652,7 @@ class ICacheMainPipe(implicit p: Parameters) extends ICacheModule
toIFU
(
i
).
bits
.
vaddr
:=
s2_req_vaddr
(
i
)
toIFU
(
i
).
bits
.
tlbExcp
.
pageFault
:=
s2_except_pf
(
i
)
toIFU
(
i
).
bits
.
tlbExcp
.
accessFault
:=
s2_except_af
(
i
)
||
missSlot
(
i
).
m_corrupt
toIFU
(
i
).
bits
.
tlbExcp
.
mmio
:=
s2_mmio_
state
toIFU
(
i
).
bits
.
tlbExcp
.
mmio
:=
s2_mmio_
next
when
(
RegNext
(
s2_fire
&&
missSlot
(
i
).
m_corrupt
)){
io
.
errors
(
i
).
valid
:=
true
.
B
...
...
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