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e1800f18
编写于
6月 04, 2019
作者:
Z
Zihao Yu
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差异文件
noop: move pipelineConnect under utils
上级
13356f3f
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2
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Showing
2 changed file
with
20 addition
and
14 deletion
+20
-14
src/main/scala/noop/NOOP.scala
src/main/scala/noop/NOOP.scala
+3
-14
src/main/scala/utils/Pipeline.scala
src/main/scala/utils/Pipeline.scala
+17
-0
未找到文件。
src/main/scala/noop/NOOP.scala
浏览文件 @
e1800f18
...
...
@@ -45,26 +45,15 @@ class NOOP(hasPerfCnt: Boolean = false) extends Module with NOOPConfig with HasC
icache
.
io
.
out
}
else
{
ifu
.
io
.
imem
.
toAXI4
()
})
def
pipelineConnect
[
T
<:
Data
](
left
:
DecoupledIO
[
T
],
right
:
DecoupledIO
[
T
],
rightOutFire
:
Bool
,
isFlush
:
Bool
)
=
{
val
valid
=
RegInit
(
false
.
B
)
when
(
rightOutFire
)
{
valid
:=
false
.
B
}
when
(
left
.
valid
&&
right
.
ready
)
{
valid
:=
true
.
B
}
when
(
isFlush
)
{
valid
:=
false
.
B
}
left
.
ready
:=
right
.
ready
right
.
bits
<>
RegEnable
(
left
.
bits
,
left
.
valid
&&
right
.
ready
)
right
.
valid
:=
valid
&&
!
isFlush
}
def
pipelineConnect2
[
T
<:
Data
](
left
:
DecoupledIO
[
T
],
right
:
DecoupledIO
[
T
],
isFlush
:
Bool
,
entries
:
Int
=
2
,
pipe
:
Boolean
=
false
)
=
{
right
<>
FlushableQueue
(
left
,
isFlush
,
entries
=
entries
,
pipe
=
pipe
)
}
pipelineConnect2
(
ifu
.
io
.
out
,
idu
.
io
.
in
,
ifu
.
io
.
flushVec
(
0
))
p
ipelineConnect
(
idu
.
io
.
out
,
isu
.
io
.
in
,
isu
.
io
.
out
.
fire
(),
ifu
.
io
.
flushVec
(
1
))
p
ipelineConnect
(
isu
.
io
.
out
,
exu
.
io
.
in
,
exu
.
io
.
out
.
fire
(),
ifu
.
io
.
flushVec
(
2
))
p
ipelineConnect
(
exu
.
io
.
out
,
wbu
.
io
.
in
,
true
.
B
,
ifu
.
io
.
flushVec
(
3
))
P
ipelineConnect
(
idu
.
io
.
out
,
isu
.
io
.
in
,
isu
.
io
.
out
.
fire
(),
ifu
.
io
.
flushVec
(
1
))
P
ipelineConnect
(
isu
.
io
.
out
,
exu
.
io
.
in
,
exu
.
io
.
out
.
fire
(),
ifu
.
io
.
flushVec
(
2
))
P
ipelineConnect
(
exu
.
io
.
out
,
wbu
.
io
.
in
,
true
.
B
,
ifu
.
io
.
flushVec
(
3
))
isu
.
io
.
flush
:=
ifu
.
io
.
flushVec
(
2
)
exu
.
io
.
flush
:=
ifu
.
io
.
flushVec
(
3
)
...
...
src/main/scala/utils/Pipeline.scala
0 → 100644
浏览文件 @
e1800f18
package
utils
import
chisel3._
import
chisel3.util._
object
PipelineConnect
{
def
apply
[
T
<:
Data
](
left
:
DecoupledIO
[
T
],
right
:
DecoupledIO
[
T
],
rightOutFire
:
Bool
,
isFlush
:
Bool
)
=
{
val
valid
=
RegInit
(
false
.
B
)
when
(
rightOutFire
)
{
valid
:=
false
.
B
}
when
(
left
.
valid
&&
right
.
ready
)
{
valid
:=
true
.
B
}
when
(
isFlush
)
{
valid
:=
false
.
B
}
left
.
ready
:=
right
.
ready
right
.
bits
<>
RegEnable
(
left
.
bits
,
left
.
valid
&&
right
.
ready
)
right
.
valid
:=
valid
//&& !isFlush
}
}
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