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d8bfd164
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d8bfd164
编写于
10月 27, 2020
作者:
Y
Yinan Xu
提交者:
GitHub
10月 27, 2020
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差异文件
Merge pull request #210 from RISCVERS/debian-gogogo
MissQueue: for read hit, remember to set new_coh in decide_next_state
上级
14a1acb4
f7ec5b88
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1
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内联
并排
Showing
1 changed file
with
7 addition
and
1 deletion
+7
-1
src/main/scala/xiangshan/cache/missQueue.scala
src/main/scala/xiangshan/cache/missQueue.scala
+7
-1
未找到文件。
src/main/scala/xiangshan/cache/missQueue.scala
浏览文件 @
d8bfd164
...
...
@@ -230,6 +230,7 @@ class MissEntry(edge: TLEdgeOut) extends DCacheModule
when
(
req
.
cmd
===
M_XRD
)
{
// normal read
// read hit, no need to update meta
new_coh
:=
old_coh
new_state
:=
s_send_resp
}
.
otherwise
{
assert
(
isWrite
(
req
.
cmd
))
...
...
@@ -301,7 +302,12 @@ class MissEntry(edge: TLEdgeOut) extends DCacheModule
when
(
edge
.
hasData
(
io
.
mem_grant
.
bits
))
{
when
(
io
.
mem_grant
.
fire
())
{
assert
(
should_refill_data
)
// for AcquireBlock BtoT, we clear should_refill_data
// and expect response with no data(Grant, not GrantData)
// but block inclusive cache responded with a GrantData!
// so we temporarily removed this assertion
// we may consider using AcquirePerm BtoT for permission upgrade
// assert(should_refill_data)
refill_ctr
:=
refill_ctr
+
1.
U
for
(
i
<-
0
until
beatRows
)
{
val
row
=
io
.
mem_grant
.
bits
.
data
(
rowBits
*
(
i
+
1
)
-
1
,
rowBits
*
i
)
...
...
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