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c2a48752
编写于
1月 28, 2021
作者:
W
William Wang
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Data8Module: eliminate masked write priority
上级
f76bdb3a
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Showing
1 changed file
with
6 addition
and
5 deletion
+6
-5
src/main/scala/xiangshan/mem/lsqueue/LoadQueueData.scala
src/main/scala/xiangshan/mem/lsqueue/LoadQueueData.scala
+6
-5
未找到文件。
src/main/scala/xiangshan/mem/lsqueue/LoadQueueData.scala
浏览文件 @
c2a48752
...
...
@@ -135,11 +135,12 @@ class Data8Module(numEntries: Int, numRead: Int, numWrite: Int) extends XSModule
}
// masked write
for
(
i
<-
0
until
blockWords
)
{
for
(
j
<-
0
until
numEntries
)
{
when
(
io
.
mwmask
(
i
)(
j
))
{
data
(
j
)
:=
io
.
mwdata
(
i
)
}
for
(
j
<-
0
until
numEntries
)
{
val
wen
=
VecInit
((
0
until
blockWords
).
map
(
i
=>
io
.
mwmask
(
i
)(
j
))).
asUInt
.
orR
when
(
wen
)
{
data
(
j
)
:=
VecInit
((
0
until
blockWords
).
map
(
i
=>
{
Mux
(
io
.
mwmask
(
i
)(
j
),
io
.
mwdata
(
i
),
0.
U
)
})).
reduce
(
_
|
_
)
}
}
...
...
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