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8757f860
编写于
7月 06, 2020
作者:
Y
Yinan Xu
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dispatch2: fix src selection logic, use all previous
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20663770
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1 changed file
with
8 addition
and
2 deletion
+8
-2
src/main/scala/xiangshan/backend/dispatch/Dispatch2.scala
src/main/scala/xiangshan/backend/dispatch/Dispatch2.scala
+8
-2
未找到文件。
src/main/scala/xiangshan/backend/dispatch/Dispatch2.scala
浏览文件 @
8757f860
...
@@ -83,7 +83,10 @@ class Dispatch2 extends XSModule {
...
@@ -83,7 +83,10 @@ class Dispatch2 extends XSModule {
val
readPortSrc
=
Seq
(
aluInstIdxs
(
i
),
bruInstIdx
,
mulInstIdx
,
muldivInstIdx
)
val
readPortSrc
=
Seq
(
aluInstIdxs
(
i
),
bruInstIdx
,
mulInstIdx
,
muldivInstIdx
)
val
wantReadPort
=
(
0
until
4
).
map
(
j
=>
(
val
wantReadPort
=
(
0
until
4
).
map
(
j
=>
(
if
(
i
==
0
)
!
readPortSrc
(
j
)(
2
)
if
(
i
==
0
)
!
readPortSrc
(
j
)(
2
)
else
!
readPortSrc
(
j
)(
2
)
&&
(
j
.
U
>
intDeqChoice
(
i
-
1
)
||
j
.
U
===
0.
U
)))
else
{
val
prevMax
=
(
0
until
i
).
map
(
intDeqChoice
(
_
)).
reduce
((
a
,
b
)
=>
Mux
(
a
>
b
,
a
,
b
))
!
readPortSrc
(
j
)(
2
)
&&
(
j
.
U
>
prevMax
||
j
.
U
===
0.
U
)
}))
val
readIdxVec
=
Wire
(
Vec
(
4
,
UInt
(
2.
W
)))
val
readIdxVec
=
Wire
(
Vec
(
4
,
UInt
(
2.
W
)))
for
(
j
<-
0
until
4
)
{
for
(
j
<-
0
until
4
)
{
readIdxVec
(
j
)
:=
readPortSrc
(
j
)(
1
,
0
)
readIdxVec
(
j
)
:=
readPortSrc
(
j
)(
1
,
0
)
...
@@ -109,7 +112,10 @@ class Dispatch2 extends XSModule {
...
@@ -109,7 +112,10 @@ class Dispatch2 extends XSModule {
val
readPortSrc
=
Seq
(
fmacInstIdxs
(
i
),
fmisc0InstIdx
,
fmisc1InstIdx
)
val
readPortSrc
=
Seq
(
fmacInstIdxs
(
i
),
fmisc0InstIdx
,
fmisc1InstIdx
)
val
wantReadPort
=
(
0
until
3
).
map
(
j
=>
(
val
wantReadPort
=
(
0
until
3
).
map
(
j
=>
(
if
(
i
==
0
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!
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(
j
)(
2
)
if
(
i
==
0
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!
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(
j
)(
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)
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!
readPortSrc
(
j
)(
2
)
&&
(
j
.
U
>
fpDeqChoice
(
i
-
1
)
||
j
.
U
===
0.
U
)))
else
{
val
prevMax
=
(
0
until
i
).
map
(
fpDeqChoice
(
_
)).
reduce
((
a
,
b
)
=>
Mux
(
a
>
b
,
a
,
b
))
!
readPortSrc
(
j
)(
2
)
&&
(
j
.
U
>
prevMax
||
j
.
U
===
0.
U
)
}))
val
readIdxVec
=
Wire
(
Vec
(
3
,
UInt
(
2.
W
)))
val
readIdxVec
=
Wire
(
Vec
(
3
,
UInt
(
2.
W
)))
for
(
j
<-
0
until
3
)
{
for
(
j
<-
0
until
3
)
{
readIdxVec
(
j
)
:=
readPortSrc
(
j
)(
1
,
0
)
readIdxVec
(
j
)
:=
readPortSrc
(
j
)(
1
,
0
)
...
...
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