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3313863b
编写于
6月 24, 2020
作者:
L
ljw
提交者:
GitHub
6月 24, 2020
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操作
浏览文件
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差异文件
Merge pull request #32 from RISCVERS/dev-xs-execution
difftest: fix difftest datapath
上级
f3146e1f
525fce28
变更
3
隐藏空白更改
内联
并排
Showing
3 changed file
with
6 addition
and
6 deletion
+6
-6
src/main/scala/xiangshan/backend/roq/Roq.scala
src/main/scala/xiangshan/backend/roq/Roq.scala
+1
-1
src/test/csrc/difftest.cpp
src/test/csrc/difftest.cpp
+2
-2
src/test/scala/top/XSSim.scala
src/test/scala/top/XSSim.scala
+3
-3
未找到文件。
src/main/scala/xiangshan/backend/roq/Roq.scala
浏览文件 @
3313863b
...
...
@@ -24,7 +24,7 @@ class Roq(implicit val p: XSConfig) extends XSModule {
val
exuData
=
Reg
(
Vec
(
RoqSize
,
UInt
(
XLEN
.
W
)))
//for debug
val
exuDebug
=
Reg
(
Vec
(
RoqSize
,
new
DebugBundle
))
//for debug
val
archRF
=
RegInit
(
VecInit
(
List
.
fill
(
32
)(
0.
U
(
32.
W
))))
//for debug
val
archRF
=
RegInit
(
VecInit
(
List
.
fill
(
64
)(
0.
U
(
32.
W
))))
//for debug, fp regs included
val
ringBufferHeadExtended
=
RegInit
(
0.
U
(
ExtendedRoqIdxWidth
.
W
))
val
ringBufferTailExtended
=
RegInit
(
0.
U
(
ExtendedRoqIdxWidth
.
W
))
...
...
src/test/csrc/difftest.cpp
浏览文件 @
3313863b
...
...
@@ -86,7 +86,7 @@ static const char *reg_name[DIFFTEST_NR_REG] = {
int
difftest_step
(
int
commit
,
uint64_t
*
reg_scala
,
uint32_t
this_inst
,
int
skip
,
int
isRVC
,
uint64_t
intrNO
,
int
priviledgeMode
)
{
assert
(
!
skip
&&
!
isRVC
&&
intrNO
==
0
)
assert
(
!
skip
&&
!
isRVC
&&
intrNO
==
0
)
;
#define DEBUG_RETIRE_TRACE_SIZE 16
uint64_t
ref_r
[
DIFFTEST_NR_REG
];
...
...
@@ -116,7 +116,7 @@ int difftest_step(int commit, uint64_t *reg_scala, uint32_t this_inst,
ref_difftest_exec
(
1
);
//TODO
}
assert
(
commit
>
0
&&
commit
<=
6
)
assert
(
commit
>
0
&&
commit
<=
6
)
;
ref_difftest_exec
(
commit
);
ref_difftest_getregs
(
&
ref_r
);
...
...
src/test/scala/top/XSSim.scala
浏览文件 @
3313863b
...
...
@@ -11,10 +11,10 @@ import xiangshan._
class
DiffTestIO
extends
Bundle
{
val
r
=
Output
(
Vec
(
64
,
UInt
(
64.
W
)))
val
commit
=
Output
(
Bool
(
))
val
commit
=
Output
(
UInt
(
32.
W
))
val
thisPC
=
Output
(
UInt
(
64.
W
))
val
thisINST
=
Output
(
UInt
(
32.
W
))
val
isMMIO
=
Output
(
Bool
())
val
skip
=
Output
(
Bool
())
val
isRVC
=
Output
(
Bool
())
val
intrNO
=
Output
(
UInt
(
64.
W
))
...
...
@@ -54,7 +54,7 @@ class XSSimTop extends Module {
BoringUtils
.
addSink
(
difftest
.
commit
,
"difftestCommit"
)
BoringUtils
.
addSink
(
difftest
.
thisPC
,
"difftestThisPC"
)
BoringUtils
.
addSink
(
difftest
.
thisINST
,
"difftestThisINST"
)
BoringUtils
.
addSink
(
difftest
.
isMMIO
,
"difftestIsMMIO
"
)
BoringUtils
.
addSink
(
difftest
.
skip
,
"difftestSkip
"
)
BoringUtils
.
addSink
(
difftest
.
isRVC
,
"difftestIsRVC"
)
BoringUtils
.
addSink
(
difftest
.
intrNO
,
"difftestIntrNO"
)
BoringUtils
.
addSink
(
difftest
.
r
,
"difftestRegs"
)
...
...
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