Skip to content
体验新版
项目
组织
正在加载...
登录
切换导航
打开侧边栏
OpenXiangShan
XiangShan
提交
1bfd9b8f
X
XiangShan
项目概览
OpenXiangShan
/
XiangShan
12 个月 前同步成功
通知
1183
Star
3914
Fork
526
代码
文件
提交
分支
Tags
贡献者
分支图
Diff
Issue
0
列表
看板
标记
里程碑
合并请求
0
DevOps
流水线
流水线任务
计划
Wiki
0
Wiki
分析
仓库
DevOps
项目成员
Pages
X
XiangShan
项目概览
项目概览
详情
发布
仓库
仓库
文件
提交
分支
标签
贡献者
分支图
比较
Issue
0
Issue
0
列表
看板
标记
里程碑
合并请求
0
合并请求
0
Pages
DevOps
DevOps
流水线
流水线任务
计划
分析
分析
仓库分析
DevOps
Wiki
0
Wiki
成员
成员
收起侧边栏
关闭侧边栏
动态
分支图
创建新Issue
流水线任务
提交
Issue看板
体验新版 GitCode,发现更多精彩内容 >>
提交
1bfd9b8f
编写于
11月 24, 2020
作者:
L
Lingrui98
浏览文件
操作
浏览文件
下载
差异文件
Merge remote-tracking branch 'origin/master' into ubtb-modify-param
上级
3cd38003
0e6fb9a8
变更
1
隐藏空白更改
内联
并排
Showing
1 changed file
with
3 addition
and
3 deletion
+3
-3
src/main/scala/xiangshan/cache/L1plusCache.scala
src/main/scala/xiangshan/cache/L1plusCache.scala
+3
-3
未找到文件。
src/main/scala/xiangshan/cache/L1plusCache.scala
浏览文件 @
1bfd9b8f
...
...
@@ -45,7 +45,7 @@ trait HasL1plusCacheParameters extends HasL1CacheParameters {
def
encRowBits
=
cacheParams
.
dataCode
.
width
(
rowBits
)
def
missQueueEntryIdWidth
=
log2Up
(
cfg
.
nMissEntries
)
def
icache
mi
sQueueEntryIdWidth
=
log2Up
(
icfg
.
nMissEntries
)
def
icache
Mis
sQueueEntryIdWidth
=
log2Up
(
icfg
.
nMissEntries
)
require
(
isPow2
(
nSets
),
s
"nSets($nSets) must be pow2"
)
require
(
isPow2
(
nWays
),
s
"nWays($nWays) must be pow2"
)
...
...
@@ -259,13 +259,13 @@ class L1plusCacheReq extends L1plusCacheBundle
{
val
cmd
=
UInt
(
M_SZ
.
W
)
val
addr
=
UInt
(
PAddrBits
.
W
)
val
id
=
UInt
(
icache
mi
sQueueEntryIdWidth
.
W
)
val
id
=
UInt
(
icache
Mis
sQueueEntryIdWidth
.
W
)
}
class
L1plusCacheResp
extends
L1plusCacheBundle
{
val
data
=
UInt
((
cfg
.
blockBytes
*
8
).
W
)
val
id
=
UInt
(
icache
mi
sQueueEntryIdWidth
.
W
)
val
id
=
UInt
(
icache
Mis
sQueueEntryIdWidth
.
W
)
}
class
L1plusCacheIO
extends
L1plusCacheBundle
...
...
编辑
预览
Markdown
is supported
0%
请重试
或
添加新附件
.
添加附件
取消
You are about to add
0
people
to the discussion. Proceed with caution.
先完成此消息的编辑!
取消
想要评论请
注册
或
登录