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XiangShan
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11665d75
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11665d75
编写于
7月 12, 2020
作者:
L
ljw
提交者:
GitHub
7月 12, 2020
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操作
浏览文件
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差异文件
Merge pull request #119 from RISCVERS/update-soc-addr
Adapt device address
上级
64accf0e
e96e3809
变更
4
显示空白变更内容
内联
并排
Showing
4 changed file
with
20 addition
and
9 deletion
+20
-9
src/main/scala/system/SoC.scala
src/main/scala/system/SoC.scala
+1
-1
src/main/scala/xiangshan/XSCore.scala
src/main/scala/xiangshan/XSCore.scala
+16
-0
src/main/scala/xiangshan/backend/exu/LsExeUnit.scala
src/main/scala/xiangshan/backend/exu/LsExeUnit.scala
+1
-6
src/test/scala/top/SimMMIO.scala
src/test/scala/top/SimMMIO.scala
+2
-2
未找到文件。
src/main/scala/system/SoC.scala
浏览文件 @
11665d75
...
...
@@ -64,7 +64,7 @@ class XSSoc(implicit val p: XSConfig) extends Module with HasSoCParameter {
val
addrSpace
=
List
(
(
0x40000000
L
,
0x08000000
L
),
// external devices
(
0x
4
8000000
L
,
0x00010000
L
)
// CLINT
(
0x
3
8000000
L
,
0x00010000
L
)
// CLINT
)
val
mmioXbar
=
Module
(
new
SimpleBusCrossbar1toN
(
addrSpace
))
mmioXbar
.
io
.
in
<>
xsCore
.
io
.
mmio
...
...
src/main/scala/xiangshan/XSCore.scala
浏览文件 @
11665d75
...
...
@@ -88,6 +88,22 @@ case class XSConfig
EnableDebug
:
Boolean
=
true
)
object
AddressSpace
extends
HasXSParameter
{
// (start, size)
// address out of MMIO will be considered as DRAM
def
mmio
=
List
(
(
0x30000000
L
,
0x10000000
L
),
// internal devices, such as CLINT and PLIC
(
0x40000000
L
,
0x40000000
L
)
// external devices
)
def
isMMIO
(
addr
:
UInt
)
:
Bool
=
mmio
.
map
(
range
=>
{
require
(
isPow2
(
range
.
_2
))
val
bits
=
log2Up
(
range
.
_2
)
(
addr
^
range
.
_1
.
U
)(
PAddrBits
-
1
,
bits
)
===
0.
U
}).
reduce
(
_
||
_
)
}
class
XSCore
(
implicit
val
p
:
XSConfig
)
extends
XSModule
{
val
io
=
IO
(
new
Bundle
{
val
imem
=
new
SimpleBusC
...
...
src/main/scala/xiangshan/backend/exu/LsExeUnit.scala
浏览文件 @
11665d75
...
...
@@ -4,16 +4,11 @@ import chisel3._
import
chisel3.util._
import
chisel3.util.experimental.BoringUtils
import
xiangshan._
import
xiangshan.FuType._
import
xiangshan.utils._
import
xiangshan.backend.regfile.RfWritePort
import
utils._
import
bus.simplebus._
import
noop
.AddressSpace
import
xiangshan
.AddressSpace
import
xiangshan.backend._
import
xiangshan.backend.brq.BrqPtr
import
xiangshan.backend.fu.FunctionUnit._
class
StoreQueueEntry
extends
XSBundle
{
...
...
src/test/scala/top/SimMMIO.scala
浏览文件 @
11665d75
...
...
@@ -13,8 +13,8 @@ class SimMMIO extends Module {
val
devAddrSpace
=
List
(
(
0x40600000
L
,
0x10
L
),
// uart
(
0x
41
000000
L
,
0x400000
L
),
// vmem
(
0x40
800
000
L
,
0x8
L
),
// vga ctrl
(
0x
50
000000
L
,
0x400000
L
),
// vmem
(
0x40
001
000
L
,
0x8
L
),
// vga ctrl
(
0x40000000
L
,
0x1000
L
),
// flash
(
0x40002000
L
,
0x1000
L
)
// dummy sdcard
)
...
...
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