- 13 12月, 2020 1 次提交
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由 Lingrui98 提交于
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- 11 12月, 2020 2 次提交
- 10 12月, 2020 10 次提交
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由 Lingrui98 提交于
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由 William Wang 提交于
change rocket-chip submodule to one in RISCVERS repo
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由 William Wang 提交于
memory violation: cancel all instructions instead of replaying from dispatch
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由 Yinan Xu 提交于
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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- 09 12月, 2020 10 次提交
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由 Yinan Xu 提交于
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由 BigWhiteDog 提交于
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由 Yinan Xu 提交于
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Yinan Xu 提交于
snapshot: use VerilatedSerialize for verilator v4.106
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Makefile: add --remove-assert for make verilog
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由 Yinan Xu 提交于
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由 William Wang 提交于
Opt store forward timing
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- 08 12月, 2020 3 次提交
- 07 12月, 2020 6 次提交
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由 William Wang 提交于
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由 William Wang 提交于
* Vaddr gen will be done in L0 * Paddr match & state check will be done in L1 * Data select will be done in L2 * Data select is 1 cycle after SQ writeback, it will not cause any problem as in that cycle we can still read old value in SQ. (Though SQ entry may be written in that cycle)
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 William Wang 提交于
* Now we use parallel op to build store data forward logic * Further timing opt tbd
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由 Yinan Xu 提交于
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- 06 12月, 2020 7 次提交
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由 William Wang 提交于
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由 Yinan Xu 提交于
support larger simulated RAM (>2GiB)
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由 Yinan Xu 提交于
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由 Lemover 提交于
RS: use CircularQueuePtr and change IssQueSize default value to 12 (from 8)
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
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- 05 12月, 2020 1 次提交
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由 LinJiawei 提交于
TODO: move 'phy_eval' to scripts
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