- 07 2月, 2021 1 次提交
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由 jinyue110 提交于
Instead of using io.req.bits as a index to search in valid array, we use s1_addr register to keep the valid read from valid register array.
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- 23 1月, 2021 1 次提交
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由 Yinan Xu 提交于
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- 21 1月, 2021 1 次提交
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由 jinyue110 提交于
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- 20 1月, 2021 1 次提交
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由 Allen 提交于
Store whole cache line in one SRAM. Let backend engineers manually split it into smaller banks.
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- 16 1月, 2021 1 次提交
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由 LinJiawei 提交于
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- 08 1月, 2021 2 次提交
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由 zhanglinjuan 提交于
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由 zhanglinjuan 提交于
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- 07 1月, 2021 1 次提交
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由 zhanglinjuan 提交于
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- 06 1月, 2021 1 次提交
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由 zhanglinjuan 提交于
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- 04 1月, 2021 1 次提交
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由 Allen 提交于
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- 24 11月, 2020 1 次提交
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由 Allen 提交于
Change icachemisQueueEntryIdWidth to icacheMissQueueEntryIdWidth.
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- 21 11月, 2020 1 次提交
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由 Allen 提交于
We use single port SRAM, read and write in the same cycle is not allowed.
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- 20 11月, 2020 1 次提交
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由 Allen 提交于
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- 05 11月, 2020 1 次提交
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由 Allen 提交于
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- 31 10月, 2020 1 次提交
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由 jinyue110 提交于
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- 30 10月, 2020 1 次提交
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由 jinyue110 提交于
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- 29 10月, 2020 5 次提交
- 28 10月, 2020 1 次提交
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由 Allen 提交于
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