提交 · a700653711734f2f3a3033dbee6c7a0abe56d021 · OpenXiangShan / XiangShan

24 11月, 2020 1 次提交
- Y
  
  Regfile: use regfile_160x64_10w16r_sim for blackbox module name · af5cf0d1
  由 Yinan Xu 提交于 11月 24, 2020
  
  af5cf0d1
20 11月, 2020 1 次提交
- L
  
  Regfile: use verilog source in FPGA platform · 067dba72
  由 LinJiawei 提交于 11月 20, 2020
  
  067dba72
15 11月, 2020 1 次提交
- L
  
  EXU: spilt int data path and float data path · 9684eb4f
  由 LinJiawei 提交于 11月 15, 2020
  
  9684eb4f
10 11月, 2020 1 次提交
- Z
  
  SIM: add logtimer's sink/source && reg's difftest to env.FPGAPlatform · 44dead2f
  由 ZhangZifei 提交于 11月 10, 2020
  
  44dead2f
06 11月, 2020 1 次提交
- L
  
  Remove the final 'BoringUtils' · 89722029
  由 LinJiawei 提交于 11月 06, 2020
  
  89722029
12 10月, 2020 1 次提交
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  [WIP] New Arch: rewrite backend top module · d83e7869
  由 LinJiawei 提交于 10月 12, 2020
```
TODO:
1. fix dispatch
2. support replay in reservation stations
3. refactor lsroq/dcache
```
  d83e7869
02 8月, 2020 1 次提交
- L
  
  Regfile: sync memRf and IntRf at first 500 cycles · 515442bf
  由 linjiawei 提交于 8月 02, 2020
  
  515442bf
27 7月, 2020 1 次提交
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  New arch to support out-of-order load/store · 6624015f
  由 LinJiawei 提交于 7月 27, 2020
  
  6624015f
04 7月, 2020 1 次提交
- L
  
  Difftest: use arch rat read regfile · 80d24142
  由 LinJiawei 提交于 7月 04, 2020
  
  80d24142
23 6月, 2020 1 次提交
- L
  
  Regfile: finish regfile · 0c701001
  由 LinJiawei 提交于 6月 23, 2020
  
  0c701001
16 6月, 2020 1 次提交
- L
  
  Initially completed the module interface design · 5844fcf0
  由 LinJiawei 提交于 6月 16, 2020
  
  5844fcf0

OpenXiangShan / XiangShan 11 个月 前同步成功

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