OpenXiangShan / XiangShan
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17 11月, 2020 1 次提交
- L
  
  [WIP] HasPipelineReg: use def insteal val · 59dad11b
  由 LinJiawei 提交于 11月 17, 2020
  
  59dad11b
16 11月, 2020 2 次提交
- L
  
  [WIP] backend: connect ctrl block · 0412e00d
  由 LinJiawei 提交于 11月 16, 2020
  
  0412e00d
- L
  
  [WIP] exu: spilt exuConfig and it's module · 52c3f215
  由 LinJiawei 提交于 11月 16, 2020
  
  52c3f215
08 11月, 2020 1 次提交
- L
  
  [Backend]: Optimize exu and fu · e18c367f
  由 LinJiawei 提交于 11月 08, 2020
  
  e18c367f
17 9月, 2020 2 次提交
- L
  
  FPU: change fpu submodules's IOs to 'FunctionIO' · 1df1dea4
  由 LinJiawei 提交于 9月 17, 2020
  
  1df1dea4
- L
  
  FPU: move fpu to xiangshan/backend/fu/fpu · b5a00ce7
  由 LinJiawei 提交于 9月 17, 2020
  
  b5a00ce7
05 6月, 2020 1 次提交
- L
  
  [FMA]: Set 'UseRealArraryMult' to false by default. · 6a549612
  由 LinJiawei 提交于 6月 05, 2020
  
  6a549612
10 5月, 2020 2 次提交
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  [FMA] fix a bug in stage 2 · bf16ffe4
  由 LinJiawei 提交于 5月 10, 2020
  
  bf16ffe4
- L
  [FMA]: Use a Leading Zero Anticipator to reduce cycle time in pipeline stage 3 · b05b0d70
  由 LinJiawei 提交于 5月 09, 2020
```
FPU can run at 200+MHz on axu3cg board now :)
```
  b05b0d70
08 5月, 2020 1 次提交

L

FPUv0.1 · 6aea7ec5

由 LinJiawei 提交于 5月 07, 2020

FPUv0.1 can pass all rvf/rvd tests in both riscv-tests and berkeley-softfloat
Signed-off-by: NLinJiawei <linjiav@outlook.com>

6aea7ec5