- 26 2月, 2021 3 次提交
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由 William Wang 提交于
* LSQ: use async vaddrModule * StoreQueue: opt mmio writeback valid timing * LSQ: opt vaddr read ptr gen timing * chore: remove unnecessary script
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由 Steve Gou 提交于
* csr: add sbpctrl to control branch predictors * bpu: add dynamic switch to each predictor * csr: change spfctl and sbpctl address * bpu: fix s3 connections Co-authored-by: NYinan Xu <xuyinan1997@gmail.com>
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由 zoujr 提交于
Co-authored-by: NYinan Xu <xuyinan1997@gmail.com>
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- 25 2月, 2021 15 次提交
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由 Steve Gou 提交于
perf: Add perf counters for bpu
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由 zoujr 提交于
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由 zoujr 提交于
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由 Yinan Xu 提交于
Optimize l1plus Cache and L1plus prefetcher timing.
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由 jinyue110 提交于
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由 Yinan Xu 提交于
perf: support pf-cnt dump & clean
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由 jinyue110 提交于
First latch and then decode for timing consideration.
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由 jinyue110 提交于
fix conflict for l1plusprefetcher
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
add enable IO for prefetcher and move L2 prefetcher to SoC
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由 wakafa 提交于
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由 Yinan Xu 提交于
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由 wangkaifan 提交于
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由 wangkaifan 提交于
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由 wangkaifan 提交于
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- 24 2月, 2021 22 次提交
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由 zoujr 提交于
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由 zoujr 提交于
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由 zoujr 提交于
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由 Yinan Xu 提交于
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由 wangkaifan 提交于
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由 Yinan Xu 提交于
bug dcache deadlock
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由 Yinan Xu 提交于
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由 ljw 提交于
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由 jinyue110 提交于
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由 jinyue110 提交于
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由 jinyue110 提交于
This logic causes long latency from l1+ Cache. And ready signal should depend on itself.
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由 jinyue110 提交于
For timing consideration, now we only detect ECC errors but don't correct them.
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由 zhanglinjuan 提交于
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由 jinyue110 提交于
This type of exception will only be reported when data hit in ICache and the parity check is wrong.
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由 jinyue110 提交于
It may be report as exception
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
perf: remove emu perf framework in CSR, use XSPerf instead
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Opt timing at ftq commit & Ubtb merge data meta
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