- 14 1月, 2021 7 次提交
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由 wangkaifan 提交于
* values of hardware performance counters can hardly be emulated by NEMU
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由 Yinan Xu 提交于
rs: remove buggy `if FPGAPlatform else ...` code
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由 YikeZhou 提交于
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由 Yinan Xu 提交于
LoadQueueData: use separate data module
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Revert "LoadQueue: select load refilled this cycle for wb"
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- 13 1月, 2021 33 次提交
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由 William Wang 提交于
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由 William Wang 提交于
Now we have: * paddrModule * maskModule * exceptionModule * coredataModule (data & fwdmask)
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由 William Wang 提交于
This reverts commit 2e0406ca.
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由 YikeZhou 提交于
Rs: use SyncDataModuleTemplate
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由 Yinan Xu 提交于
remove commit id in .gitmodules
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由 Fa_wang 提交于
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由 Yinan Xu 提交于
Opt load queue writeback select logic
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由 YikeZhou 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
icache: change icache miss perf register condition.
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由 Yinan Xu 提交于
L3,bank: modify address to avoid dead setBits
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由 William Wang 提交于
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由 ljw 提交于
FDivSqrt: fix state
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由 Steve Gou 提交于
Frontend opt-timing
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由 William Wang 提交于
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由 Wang Huizhe 提交于
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由 jinyue110 提交于
In case that the s3 miss request is flushed but it is replay again in s3, resulting in the counter increasing twice or more.
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由 LinJiawei 提交于
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由 Steve Gou 提交于
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由 Fa_wang 提交于
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由 LinJiawei 提交于
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由 Yinan Xu 提交于
L1DCache: modified debug logs.
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由 Steve Gou 提交于
added timingScripts as submodule
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由 ljw 提交于
brq: wrap data into DataModuleTemplate
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由 YikeZhou 提交于
RsData: fix log print bug and data/uop-read bug
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由 Yinan Xu 提交于
Rs: parameterized with srcNum
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由 Yinan Xu 提交于
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由 Allen 提交于
Dump refill info. Removed unnecessary debug logs.
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由 allen 提交于
dev-prefetch: add stream prefetch for l1plus and l2
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由 wangkaifan 提交于
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由 William Wang 提交于
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由 William Wang 提交于
roq: use SyncDataModuleTemplate
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