- 07 12月, 2020 2 次提交
- 06 12月, 2020 5 次提交
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由 Yinan Xu 提交于
support larger simulated RAM (>2GiB)
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由 Yinan Xu 提交于
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由 Lemover 提交于
RS: use CircularQueuePtr and change IssQueSize default value to 12 (from 8)
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
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- 05 12月, 2020 2 次提交
- 04 12月, 2020 4 次提交
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由 ZhangZifei 提交于
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由 YikeZhou 提交于
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由 YikeZhou 提交于
package.scala: add SelImm object to indicate Imm type Bundle: add selImm to CtrlSignal DecodeUnitDiffTest: can select subset of control signals for testing
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由 ZhangZifei 提交于
This reverts commit f5c6b070.
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- 03 12月, 2020 3 次提交
- 02 12月, 2020 4 次提交
- 01 12月, 2020 20 次提交
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由 Yinan Xu 提交于
ram: fix write index checking
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由 Yinan Xu 提交于
don't bypass psrc1/psrc2/psrc3/old_pdest in rename and leave them to dispatch1 for bypassing
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由 Yinan Xu 提交于
Writeback cached store in pipeline
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由 Yinan Xu 提交于
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由 William Wang 提交于
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由 William Wang 提交于
* To make future update easier, we keep using microOp instead of separate fields
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
XiangShanStage: use '--remove-assert' to remove all '$fatal' in verilog
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Opt ibuf
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
bug fixes in DecodeBuffer, Roq, Dispatch1 and Freelist
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由 zoujr 提交于
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由 zoujr 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
SoC: move l2cache to SoC
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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