- 11 12月, 2020 1 次提交
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由 zoujr 提交于
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- 09 12月, 2020 4 次提交
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由 Yinan Xu 提交于
snapshot: use VerilatedSerialize for verilator v4.106
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由 Yinan Xu 提交于
Makefile: add --remove-assert for make verilog
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由 Yinan Xu 提交于
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由 William Wang 提交于
Opt store forward timing
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- 07 12月, 2020 4 次提交
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由 William Wang 提交于
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由 William Wang 提交于
* Vaddr gen will be done in L0 * Paddr match & state check will be done in L1 * Data select will be done in L2 * Data select is 1 cycle after SQ writeback, it will not cause any problem as in that cycle we can still read old value in SQ. (Though SQ entry may be written in that cycle)
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由 William Wang 提交于
* Now we use parallel op to build store data forward logic * Further timing opt tbd
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由 Yinan Xu 提交于
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- 06 12月, 2020 7 次提交
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由 William Wang 提交于
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由 Yinan Xu 提交于
support larger simulated RAM (>2GiB)
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由 Yinan Xu 提交于
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由 Lemover 提交于
RS: use CircularQueuePtr and change IssQueSize default value to 12 (from 8)
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
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- 05 12月, 2020 3 次提交
- 04 12月, 2020 4 次提交
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由 ZhangZifei 提交于
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由 ZhangZifei 提交于
This reverts commit f5c6b070.
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由 William Wang 提交于
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由 William Wang 提交于
* make vme will extract verilog module from sim_top.v * make phy_evaluate/phy_evaluate_atc will generate timing rpts using remote server
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- 03 12月, 2020 2 次提交
- 02 12月, 2020 5 次提交
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由 Allen 提交于
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由 Allen 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
roq: flush hasBlockBackward and hasNoSpecExec when io.redirect.valid
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由 Yinan Xu 提交于
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- 01 12月, 2020 10 次提交
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由 Yinan Xu 提交于
ram: fix write index checking
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由 Yinan Xu 提交于
don't bypass psrc1/psrc2/psrc3/old_pdest in rename and leave them to dispatch1 for bypassing
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由 Yinan Xu 提交于
Writeback cached store in pipeline
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由 Yinan Xu 提交于
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由 William Wang 提交于
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由 William Wang 提交于
* To make future update easier, we keep using microOp instead of separate fields
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
XiangShanStage: use '--remove-assert' to remove all '$fatal' in verilog
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Opt ibuf
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