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7fd5b6cb
编写于
10月 07, 2019
作者:
Z
Zihao Yu
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电子邮件补丁
差异文件
noop,Cache: optimize one cycle per beat when writeback
* IPC: 0.532621 -> 0.535300
上级
7d08cdc3
变更
1
显示空白变更内容
内联
并排
Showing
1 changed file
with
2 addition
and
4 deletion
+2
-4
src/main/scala/noop/Cache.scala
src/main/scala/noop/Cache.scala
+2
-4
未找到文件。
src/main/scala/noop/Cache.scala
浏览文件 @
7fd5b6cb
...
...
@@ -189,7 +189,7 @@ sealed class CacheStage3(ro: Boolean, name: String, userBits: Int = 0) extends C
val
readBeatCnt
=
Counter
(
LineBeats
)
val
writeBeatCnt
=
Counter
(
LineBeats
)
val
s2_idle
::
s2_dataRead
Req
::
s2_dataReadWait
::
s2_memWriteReq
::
Nil
=
Enum
(
4
)
val
s2_idle
::
s2_dataRead
Wait
::
s2_memWriteReq
::
Nil
=
Enum
(
3
)
val
state2
=
RegInit
(
s2_idle
)
val
dataWriteBackReadBus
=
Wire
(
CacheDataArrayReadBus
())
...
...
@@ -197,12 +197,10 @@ sealed class CacheStage3(ro: Boolean, name: String, userBits: Int = 0) extends C
dataWriteBackReadBus
.
req
.
valid
:=
(
state
===
s_memWriteReq
)
&&
(
state2
===
s2_idle
)
dataWriteBackReadBus
.
req
.
bits
.
setIdx
:=
Cat
(
addr
.
index
,
writeBeatCnt
.
value
)
io
.
dataReadBus
<>
dataWriteBackReadBus
val
dataWay
=
RegEnable
(
dataWriteBackReadBus
.
resp
.
data
,
state2
===
s2_dataReadWait
)
switch
(
state2
)
{
is
(
s2_idle
)
{
when
(
state
===
s_memWriteReq
)
{
state2
:=
s2_dataReadReq
}
}
is
(
s2_dataReadReq
)
{
state2
:=
s2_dataReadWait
}
is
(
s2_idle
)
{
when
(
state
===
s_memWriteReq
)
{
state2
:=
s2_dataReadWait
}
}
is
(
s2_dataReadWait
)
{
state2
:=
s2_memWriteReq
}
is
(
s2_memWriteReq
)
{
when
(
io
.
mem
.
req
.
fire
())
{
state2
:=
s2_idle
}
}
}
...
...
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