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OpenXiangShan
XiangShan
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7114a237
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7114a237
编写于
7月 16, 2022
作者:
W
William Wang
提交者:
GitHub
7月 16, 2022
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sta: delay sta to rs feedback for 1 cycle (#1637)
It should remove dtlb to rs critical path
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069c72f8
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1
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内联
并排
Showing
1 changed file
with
5 addition
and
1 deletion
+5
-1
src/main/scala/xiangshan/mem/pipeline/StoreUnit.scala
src/main/scala/xiangshan/mem/pipeline/StoreUnit.scala
+5
-1
未找到文件。
src/main/scala/xiangshan/mem/pipeline/StoreUnit.scala
浏览文件 @
7114a237
...
...
@@ -113,6 +113,7 @@ class StoreUnit_S1(implicit p: Parameters) extends XSModule {
io
.
dtlbResp
.
ready
:=
true
.
B
// TODO: why dtlbResp needs a ready?
// Send TLB feedback to store issue queue
// Store feedback is generated in store_s1, sent to RS in store_s2
io
.
rsFeedback
.
valid
:=
io
.
in
.
valid
io
.
rsFeedback
.
bits
.
hit
:=
!
s1_tlb_miss
io
.
rsFeedback
.
bits
.
flushState
:=
io
.
dtlbResp
.
bits
.
ptwBack
...
...
@@ -223,11 +224,14 @@ class StoreUnit(implicit p: Parameters) extends XSModule {
store_s1
.
io
.
dtlbResp
<>
io
.
tlb
.
resp
store_s1
.
io
.
rsFeedback
<>
io
.
feedbackSlow
io
.
lsq
<>
store_s1
.
io
.
lsq
PipelineConnect
(
store_s1
.
io
.
out
,
store_s2
.
io
.
in
,
true
.
B
,
store_s1
.
io
.
out
.
bits
.
uop
.
robIdx
.
needFlush
(
io
.
redirect
))
// feedback tlb miss to RS in store_s2
io
.
feedbackSlow
.
bits
:=
RegNext
(
store_s1
.
io
.
rsFeedback
.
bits
)
io
.
feedbackSlow
.
valid
:=
RegNext
(
store_s1
.
io
.
rsFeedback
.
valid
&&
!
store_s1
.
io
.
out
.
bits
.
uop
.
robIdx
.
needFlush
(
io
.
redirect
))
store_s2
.
io
.
pmpResp
<>
io
.
pmp
store_s2
.
io
.
static_pm
:=
RegNext
(
io
.
tlb
.
resp
.
bits
.
static_pm
)
io
.
lsq_replenish
:=
store_s2
.
io
.
out
.
bits
// mmio and exception
...
...
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