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f50cc09b
编写于
4月 01, 2005
作者:
W
wdenk
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操作
浏览文件
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电子邮件补丁
差异文件
Patch by Steven Scholz, 13 March 2005:
fix cache enabling for AT91RM9200
上级
ea287deb
变更
2
隐藏空白更改
内联
并排
Showing
2 changed file
with
17 addition
and
15 deletion
+17
-15
CHANGELOG
CHANGELOG
+3
-0
cpu/at91rm9200/start.S
cpu/at91rm9200/start.S
+14
-15
未找到文件。
CHANGELOG
浏览文件 @
f50cc09b
...
@@ -2,6 +2,9 @@
...
@@ -2,6 +2,9 @@
Changes for U-Boot 1.1.3:
Changes for U-Boot 1.1.3:
======================================================================
======================================================================
* Patch by Steven Scholz, 13 March 2005:
fix cache enabling for AT91RM9200
* Patch by Masami Komiya, 30 Mar 2005:
* Patch by Masami Komiya, 30 Mar 2005:
add SNTP support and expand time server and time offset fields of
add SNTP support and expand time server and time offset fields of
DHCP support. See doc/README.SNTP
DHCP support. See doc/README.SNTP
...
...
cpu/at91rm9200/start.S
浏览文件 @
f50cc09b
...
@@ -127,21 +127,20 @@ reset:
...
@@ -127,21 +127,20 @@ reset:
*
is
why
it
's called lowlevelinit
*
is
why
it
's called lowlevelinit
*/
*/
bl
lowlevelinit
/*
in
lowlevel
.
S
*/
bl
lowlevelinit
/*
in
lowlevel
.
S
*/
bl
icache_enable
;
/*------------------------------------
/
*
Read
/
modify
/
write
CP15
control
register
*
Read
/
modify
/
write
CP15
control
register
-------------------------------------
*
disable
MMU
,
enable
I
-
Cache
,
select
Asychronous
Clocking
Mode
read
cp15
control
register
(
cp15
r1
)
in
r0
*/
------------------------------------*/
mrc
p15
,
0
,
r0
,
c1
,
c0
,
0
mrc
p15
,
0
,
r0
,
c1
,
c0
,
0
@
read
cp15
control
register
(
cp15
r1
)
in
r0
/
*
Reset
bit
:
Little
Endian
end
fast
bus
mode
*/
bic
r0
,
r0
,
#
0x00002300
@
clear
bits
13
,
9
:
8
(--
V
-
--
RS
)
ldr
r3
,
=
0xC0000080
bic
r0
,
r0
,
#
0x0000008f
@
clear
bits
7
,
3
:
0
(
B
---
WCAM
)
/
*
Set
bit
:
Asynchronous
clock
mode
,
Not
Fast
Bus
*/
orr
r0
,
r0
,
#
0x00000002
@
set
bit
2
(
A
)
Align
ldr
r4
,
=
0xC0000000
orr
r0
,
r0
,
#
0x00000004
@
set
bit
3
(
C
)
D
-
Cache
bic
r0
,
r0
,
r3
orr
r0
,
r0
,
#
0x00001000
@
set
bit
12
(
I
)
I
-
Cache
orr
r0
,
r0
,
r4
orr
r0
,
r0
,
#
0xC0000000
@
set
bits
31
:
30
(
iA
,
nF
)
/
*
write
r0
in
cp15
control
register
(
cp15
r1
)
*/
mcr
p15
,
0
,
r0
,
c1
,
c0
,
0
@
write
r0
in
cp15
control
register
(
cp15
r1
)
mcr
p15
,
0
,
r0
,
c1
,
c0
,
0
#endif /* CONFIG_BOOTBINFUNC */
#endif /* CONFIG_BOOTBINFUNC */
/
*
/
*
*
relocate
exeception
table
*
relocate
exeception
table
...
...
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