- 07 1月, 2021 10 次提交
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 William Wang 提交于
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 William Wang 提交于
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由 ljw 提交于
wrap pipeline-connect into module
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- 06 1月, 2021 17 次提交
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由 LinJiawei 提交于
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由 Yinan Xu 提交于
BlockInclusiveCache: track new commits.
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 Allen 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 LinJiawei 提交于
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由 ljw 提交于
LoadUnit, LoadQueue: add independent fp load wb port
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 William Wang 提交于
Fp load uses different wb port from int load for 2 reasons: * Fp load needs recode, which is quite slow. We need one complete cycle for recoding. * Fp load data has nothing to do with int load data. There is no reason to mix them together. An extra recode stage (load_s3) is added for fp load, while int load will still be writebackd at load_s2.
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- 05 1月, 2021 11 次提交
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由 ljw 提交于
ICache: enable icache ECC
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由 ljw 提交于
Opt sbuffer timing
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由 Fa_wang 提交于
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由 Fa_wang 提交于
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由 jinyue110 提交于
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由 ljw 提交于
BlockInclusiveCache: track new commits(turn off L2 log by default).
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由 ljw 提交于
ram,axi4: move axi things out of ram.cpp and fix some bugs
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由 Allen 提交于
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由 Yinan Xu 提交于
L1plusCache: change default size configuration to 128KB.
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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- 04 1月, 2021 2 次提交