- 22 1月, 2021 6 次提交
- 21 1月, 2021 9 次提交
- 20 1月, 2021 14 次提交
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由 LinJiawei 提交于
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由 LinJiawei 提交于
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Yinan Xu 提交于
Icache add mmio support for flash instruction fetch
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由 Yinan Xu 提交于
backend: bug fixes for exception-related logic in Roq and CSR
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 jinyue110 提交于
icache: add not bus-width aligned MMIO req support IFU: add mmio aligned function
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由 Fa_wang 提交于
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由 jinyue110 提交于
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由 Yinan Xu 提交于
If we DontCare a register write data, chisel will convert it to 0 (or somthing else?). Thus, for exceptionVec, we cannot simply DontCare the wdata. Instead, we have to assign them separately.
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由 ljw 提交于
Opt fmisc timing
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由 LinJiawei 提交于
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- 19 1月, 2021 11 次提交