- 25 2月, 2021 3 次提交
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由 zhanglinjuan 提交于
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由 zhanglinjuan 提交于
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由 zhanglinjuan 提交于
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- 24 2月, 2021 19 次提交
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由 Yinan Xu 提交于
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
bug dcache deadlock
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由 Yinan Xu 提交于
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由 ljw 提交于
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
perf: remove emu perf framework in CSR, use XSPerf instead
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由 zhanglinjuan 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
Opt timing at ftq commit & Ubtb merge data meta
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由 wakafa 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
L1d timing
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由 wakafa 提交于
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由 wangkaifan 提交于
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由 Yinan Xu 提交于
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由 wakafa 提交于
csr: pass hartId by IO to dedup CSRs for different XSCores
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
RS: timing optimization for signal ctrl&data's in.valid and numExist
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- 23 2月, 2021 18 次提交
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 ljw 提交于
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由 Yinan Xu 提交于
Refactor backend
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由 Lingrui98 提交于
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由 Lingrui98 提交于
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由 Allen 提交于
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由 Allen 提交于
s2: select out the amo word s3: amo computation and meta/data/lr/sc update. -
由 Allen 提交于
timing worse.
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由 Allen 提交于
path.
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由 wangkaifan 提交于
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由 LinJiawei 提交于
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由 ZhangZifei 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
LSQ: fix vaddrModule raddr
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由 zhanglinjuan 提交于
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由 LinJiawei 提交于
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