提交 · 45300e94c3b1065b14c38ac9819c6d480672d3a3 · OpenXiangShan / XiangShan

11 1月, 2021 2 次提交
- W
  
  LoadQueue: use getFirstOne to select wb candidate · 45300e94
  由 William Wang 提交于 1月 11, 2021
  
  45300e94
- W
  
  LoadQueue: use even/odd sep select for missed load · d55ea5c7
  由 William Wang 提交于 1月 11, 2021
  
  d55ea5c7
09 1月, 2021 1 次提交

LSQ: update store queue dataModule · e786ff3f

由 William Wang 提交于 1月 09, 2021

Now storequeue dataModule is divided into 3 modules:
* vaddrModule (2w1r)
* exceptionModule (2w1r)
* dataModule (core data module, 2w2r+fwd)

e786ff3f

08 1月, 2021 6 次提交
- W
  
  LSQ: remove mmio from dataModule · 1f44d130
  由 William Wang 提交于 1月 08, 2021
  
  1f44d130
- L
  Merge pull request #383 from RISCVERS/opt-sbuffer-timing · 1ed71c71
  由 ljw 提交于 1月 08, 2021
```
Sbuffer: fixed flush
```
  1ed71c71
- L
  Merge pull request #381 from RISCVERS/opt-brq · 2be37cbb
  由 ljw 提交于 1月 08, 2021
```
brq: add needAlloc to optimize timing
```
  2be37cbb
- Sbuffer: fixed flush · e6c2fded
  由 Fa_wang 提交于 1月 08, 2021
  
  e6c2fded
- L
  
  Remove brq test · 2ef221a9
  由 LinJiawei 提交于 1月 08, 2021
  
  2ef221a9
- L
  Merge pull request #382 from RISCVERS/opt-regfile · c90fa626
  由 ljw 提交于 1月 08, 2021
```
regfile: fix data width for int regfile
```
  c90fa626
07 1月, 2021 3 次提交
- Y
  
  regfile: fix data width for int regfile · ebd10a1f
  由 Yinan Xu 提交于 1月 07, 2021
  
  ebd10a1f
- Y
  
  brq: add needAlloc to optimize timing · ec6b09ff
  由 Yinan Xu 提交于 1月 07, 2021
  
  ec6b09ff
- L
  Merge pull request #379 from RISCVERS/wrap-pipeline-conncet-in-module · fe1dc59c
  由 ljw 提交于 1月 07, 2021
```
wrap pipeline-connect into module
```
  fe1dc59c
06 1月, 2021 4 次提交
- L
  
  allow user specify a suggest name for wrapper module · 9fb1a1ac
  由 LinJiawei 提交于 1月 06, 2021
  
  9fb1a1ac
- Y
  Merge pull request #378 from RISCVERS/sourceDLatchParam · 536250eb
  由 Yinan Xu 提交于 1月 06, 2021
```
BlockInclusiveCache: track new commits.
```
  536250eb
- L
  
  wrap pipeline-connect into module · 8f798ef7
  由 LinJiawei 提交于 1月 06, 2021
  
  8f798ef7
- A
  
  BlockInclusiveCache: track new commits. · 12dd3bdc
  由 Allen 提交于 1月 06, 2021
  
  12dd3bdc
05 1月, 2021 11 次提交
- L
  Merge pull request #376 from RISCVERS/icache-add-ecc · 5ed85062
  由 ljw 提交于 1月 05, 2021
```
ICache: enable icache ECC
```
  5ed85062
- L
  Merge pull request #368 from RISCVERS/opt-sbuffer-timing · a186e975
  由 ljw 提交于 1月 05, 2021
```
Opt sbuffer timing
```
  a186e975
- Merge remote-tracking branch 'origin/master' into opt-sbuffer-timing · 2a4586dd
  由 Fa_wang 提交于 1月 05, 2021
  
  2a4586dd
- Sbuffer: opt timing, change replacement algorithm · 499e0ee6
  由 Fa_wang 提交于 1月 05, 2021
  
  499e0ee6
- J
  
  ICache: enable icache ECC · 8627a5d2
  由 jinyue110 提交于 1月 05, 2021
  
  8627a5d2
- L
  Merge pull request #375 from RISCVERS/disableL2LogByDefault · a015e90a
  由 ljw 提交于 1月 05, 2021
```
BlockInclusiveCache: track new commits(turn off L2 log by default).
```
  a015e90a
- L
  Merge pull request #374 from RISCVERS/fix-axi4 · 4c5e09f6
  由 ljw 提交于 1月 05, 2021
```
ram,axi4: move axi things out of ram.cpp and fix some bugs
```
  4c5e09f6
- A
  
  BlockInclusiveCache: track new commits(turn off L2 log by default). · dd5bf74b
  由 Allen 提交于 1月 05, 2021
  
  dd5bf74b
- Y
  Merge pull request #373 from RISCVERS/changeL1plusConfiguration · 06f65629
  由 Yinan Xu 提交于 1月 05, 2021
```
L1plusCache: change default size configuration to 128KB.
```
  06f65629
- Y
  
  Merge remote-tracking branch 'origin/master' into fix-axi4 · e0b255a5
  由 Yinan Xu 提交于 1月 05, 2021
  
  e0b255a5
- Y
  
  ram,axi4: move axi things out of ram.cpp and fix some bugs · bc1445fc
  由 Yinan Xu 提交于 1月 05, 2021
  
  bc1445fc
04 1月, 2021 9 次提交
- Y
  Merge pull request #369 from RISCVERS/update-dramsim3 · 68c371ed
  由 Yinan Xu 提交于 1月 04, 2021
```
ram: update DRAMsim3 interface
```
  68c371ed
- A
  
  L1plusCache: change default size configuration to 128KB. · 004720ef
  由 Allen 提交于 1月 04, 2021
  
  004720ef
- Merge remote-tracking branch 'origin/master' into opt-sbuffer-timing · e3f2a5cf
  由 Fa_wang 提交于 1月 04, 2021
  
  e3f2a5cf
- L
  
  Merge remote-tracking branch 'origin/master' into update-dramsim3 · 5cab5912
  由 LinJiawei 提交于 1月 04, 2021
  
  5cab5912
- Sbuffer: opt internal timing and fixed some bugs · c05e3450
  由 Fa_wang 提交于 1月 04, 2021
  
  c05e3450
- L
  Merge pull request #367 from RISCVERS/opt-dpq · a0cbe345
  由 ljw 提交于 1月 04, 2021
```
dispatch queue: wrap data into DataModuleTemplate
```
  a0cbe345
- L
  Merge pull request #370 from RISCVERS/support-sigint · 2c52370c
  由 ljw 提交于 1月 04, 2021
```
emu: catch SIGINT and stop the simulation when interrupted
```
  2c52370c
- L
  Merge pull request #372 from RISCVERS/decode-clean · 8f8bd298
  由 ljw 提交于 1月 04, 2021
```
clean up deprecated decode codes
```
  8f8bd298
- Y
  
  clean up deprecated decode codes · 504ad047
  由 YikeZhou 提交于 1月 04, 2021
  
  504ad047
03 1月, 2021 3 次提交
- Y
  Merge pull request #371 from RISCVERS/emu_tasks · 947050e8
  由 Yinan Xu 提交于 1月 03, 2021
```
add auto test py script
```
  947050e8
- S
  
  add auto test py script · 665897b6
  由 SKTT1Ryze 提交于 1月 03, 2021
  
  665897b6
- Y
  
  emu: catch SIGINT and stop the simulation when interrupted · 32f4f484
  由 Yinan Xu 提交于 1月 03, 2021
  
  32f4f484
02 1月, 2021 1 次提交
- Sbuffer: fixed bug · a411d0a6
  由 Fa_wang 提交于 1月 02, 2021
  
  a411d0a6

OpenXiangShan / XiangShan 12 个月 前同步成功

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